Cadence設計系統公司宣布其多種領先技術已經納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產品更快地投入量產，提供了自動化的、前端到后端的流程，實現高良品率、省電型設計，面向晶圓廠的40納米生產工藝。

　　Cadence已經在多代的工藝技術中與TSMC合作，開發參考流程，提供低功耗設計能力和高級DFM方法學。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節點，使用光刻物理分析和強化的統計靜態時序分析能力，此外一直追隨TSMC參考流程的Cadence已經支持Si2通用功率格式（CPF）有一年多的時間，而現在加入了新的功能，補充了全面綜合的Cadence®低功耗解決方案，幫助提供快速而精確的低功耗設計。

　　這次Cadence對TSMC參考流程9.0版追加的新功能包括一種透明的中間工藝節點(half-node)設計流程，支持TSMC的40納米工藝技術。這包括支持40納米布局與繞線規則、一個全面的可測試型(design-for-test) 設計流程、結合成品率考量的漏電功耗和時序的計算、增強的基于統計學的SI時序分析、層次化的lithographic physical分析、時序與漏電分析、層次化和并行的臨界域分析和優化、基于CMP考量的RC抽取、clock buffer placement的優化、 multi-mode multi-corner分析、以及層次化的dummy metal fill。

　　Cadence對TSMC參考流程9.0版的支持為40納米工藝技術提供了高級DFM、功耗、布線與模擬功能。該硅相關型技術包括：

　　1 用于物理實現的時序、LEF、Cap libraries和綜合的臨界區域分析，使用Cadence SoC Encounter™ RTL-to-GDSII 系統，包含RTL Compiler與Encounter Timing System。

　　2 TSMC 認可的布線可印刷性檢查(layout printability checking)，包括使用Cadence Litho Physical Analyzer其進行層次化的分析與熱點偵測，并使用Cadence Cadence Chip Optimizer自動修復。

　　3 使用Cadence CMP Predictor用于電子熱點偵測，實現化學機械拋光(Chemical Mechanical Polishing)（厚度）預測。

　　4 層次化的CMP與層次化的dummy metal fill，使用SoC Encounter系統與DFM解決方案。

　　5 使用Cadence QRC Extraction進行功能級有VCMP意識的區塊與芯片級RC提取。

　　6 使用對應CPF的RTL-to-GDSII低功耗解決方案特別涵蓋macro modeling、I/O pad modeling, secondary Power domains和層次化的流程進行IP復用。

　　7 使用VoltageStorm® PE和DG Option進行IR、EM和功率分析。

　　8 應用dynamic IR drop reduction進行高級multi-mode, multi-corner clock-tree synthesis。

　　9 使用統計靜態時序分析進行thermal runaway分析與熱感知靜態時序分析。

　　10 使用Encounter Test進行XOR壓縮與True Time At-Speed ATPG。