2 仿真試驗和結果

　　該型DS-SS通信系統的偽碼采用Gold碼，碼率為1.023MHz，碼周期為1ms。依據輸入信號形式和外部AGC的結構，利用微型計算機進行仿真，下面給出部分仿真結果。

　　計數器計數時間對占空比計算的準確性有影響。取射頻前端工作在其動態范圍內的飛速，計數器分別采用1ms、3ms和5ms計數時間對MAG輸出端高電平進行計數。仿真表明，采用5ms計數時間對MAG高電平計數來估計占空比，與理論上的占空比（33.3%）完全吻合，1ms和3ms計數時間估計的占空比不能正確反映占空比的變化，因此會影響AGC對當前輸出信號幅度的估計。所以外部AGC的計數器取計數時間為5ms(或更長)。

　　假設發射機載體由遠及近勻速飛行，速度為60m/s仿真中取飛行距離為150m～10m為例，利用系統工作參數建立接收信號數字模型，仿真外部AGC的調整過程。取AGC計數時間為5ms，低通濾波器系數為α=0.95，增益ψ=0.01，AGC環路調整過程見圖4。

　　從圖4中可以看出，發射機在遠程距離時，只要輸出中頻連續信號幅度不超過正常值，此時數控衰減器衰減量為零，由射頻前端的AGC保護輸入信號幅度的恒定。一旦中頻連續信號幅度超過射頻前端的AGC動態范圍，則外部AGC開始起作用，通過增大數控衰減器的衰減量保證輸入信號落入射頻前端的動態范圍之內，最終中頻信號幅度收斂在正常幅度上，而不加外部AGC的輸出幅度逐步增大。因此所設計的外部AGC可以保證輸出中頻信號SGN和MAG占空比恒定，即能保證中頻輸出信號幅度恒定。

　　在某航天器擴頻通信接收機實現中，全數字外部AGC采用Xilinx公司的Vitrex-II系列XC2v1000FPGA實現。利用FPGA的可編程性，大大方便了硬件的修改和調試。外部AGC擴展了接收機的動態范圍，使接收機的工作性能得到提高。另外，采用全數字AGC設計，避開D/A、放大器等部件，有利于簡化系統設計、降低調試難度和提高系統穩定性。實際應用表明：在系統參數選擇合適的情況下，該全數字外部AGC可以提高擴頻接收機的動態范圍，滿足大動態工作范圍的要求。