背景

1981 年是業界公認的電子設計自動化 (EDA) 商業化元年，Mentor, a Siemens business 自這一年開始，長期致力于深耕 EDA 工具領域。從一開始，我們的 Calibre? 驗證平臺就專注于為企業提供一流的驗證流程。 在與全球設計人員、工程師和團隊的日常互動中，我們一直在密切觀察設計和驗證周期，并不斷努力改 進我們的工具以提高生產率。

有一個趨勢非常明顯……流片變得越來越困難，需要的時間也越來越長。根據行業會議調查得出的統計 數據，每年至少有 50% 的預定流片出現延遲。這些延遲由多種因素引起，包括可制造性設計 (DFM) 優 化、性能指標的實現、時序收斂，以及運行 signoff 驗證周期所需的漫長時間等。

雖然驗證過程不是導致設計周期出現延遲的唯一因素，但它對 signoff 過程的總持續時間的確有很大的影 響。這種影響可部分歸因于設計復雜性、設計尺寸、器件數量和多邊形數量的增加，以及新型器件、更 復雜的測量和參數計算。與此同時，驗證操作不僅數量在增加，而且變得越來越復雜，提出了新的和擴 展的可靠性和性能要求，上下文相關度更強，并且增加了多重曝光考慮因素。驗證過程的所有方面都面 臨著日益增長的驗證復雜性，包括物理驗證、電路驗證、可靠性分析和 DFM 收斂等。

影響完整驗證周期的總周轉時間 (TAT) 的一個重要因素是設計的就緒度。如果設計處于早期的實施和裝配 階段，它將始終 “存在問題”，這意味著它包含的許多設計問題僅僅是因為設計處于未完成狀態而存在 的。在 “存在問題” 的設計上運行完整的 LVS 驗證周期將會產生成千上萬乃至成百上千萬個必須分析和調 試的錯誤，從而增加了全芯片驗證時間，并且需要更多的硬件才能實現全面分析和計算并行性。盡管這 些設計將會隨著時間的推移而逐漸就緒，最終將總體 LVS 運行時間縮短至幾個小時，但在到達此里程碑 前進行的大量耗時的迭代已經對交付排程造成了嚴重的破壞。

CALIBRE 生產率和創新

Mentor 不斷努力尋找并消除影響設計和驗證工程師的生產率和效率的 “痛點”。作為該過程的一部分，我 們開始開發創新的 “一鍵式” 設計探索，來支持早期的設計勘察和分析。Calibre nmDRC-Recon? 解決方案 便是 Calibre 早期驗證技術套件的第一個實現，主要著眼于早期設計的設計規則檢查 (DRC)。Calibre nmDRC-Recon 解決方案使物理驗證團隊能夠在運行全芯片 signoff DRC 之前快速掃描 “存在問題” 的早期設 計，以便更早、更快、有條不紊地查找并快速修復選定類別的 DRC 錯誤 [1]。

Calibre nmLVS-Recon? 解決方案通過提供智能化過程，使用戶能夠利用創新的數據分區、數據復用、任 務分配和錯誤管理選項，幫助他們在存在問題的設計上實現更快的版圖與電路圖比較 (LVS) 迭代，從而給 設計團隊、片上系統 (SoC) 工程師和電路驗證團隊帶來類似的好處。借助 Calibre nmLVS-Recon 解決方 案，電路驗證團隊可以快速檢查存在問題、尚未成熟和處于早期階段的設計，用分析方法發現特定類型 的 LVS 違規，并盡早、更快加以修復。設計中如果包含嚴重的系統性違規（例如短路的網絡），則不僅 會產生成千上萬的錯誤結果，還會由于需要大量硬件資源而影響完整 LVS 迭代的運行時間和可擴展性。 驗證工程師可以使用 Calibre  nmLVS-Recon  流程，以交互和迭代的方式快速、高效地查找和修復這些類型的違規，直到設計就緒，可用于全芯片 signoff  LVS  迭代為止。Calibre  nmLVS-Recon 技術不僅從根本上加快了整個電路驗證檢查的流程，而且通過提供具有靈活使用模型的多配置框架，進一步縮短了驗證   TAT和上市時間。

LVS 驗證

在當今市場中，失志成為行業領導者的企業都在努力快速生產更具創新性、功能更強大、能效更高、節 能且尺寸更小的多任務 SoC 設計。為滿足激進的市場計劃要求，SoC 設計人員必須經常在單獨模塊完成 甚至可使用之前，便趕緊開始芯片集成。這種方法與傳統的設計周期有很大的不同，在傳統的設計周期 中，在進行芯片級集成之前需要先完成模塊的設計、布線、最終化和驗證。工程師根本沒有那么充裕的 時間，這迫使設計和驗證活動不得不并行開展，沒有人愿意或能夠等到芯片完成并清除所有 DRC 違規后 再運行全芯片 LVS 驗證。設計和驗證周期發生的這一重大變化給芯片級驗證階段帶來了諸多挑戰。

考慮一個由四個模塊構成的芯片的簡單示例，其中每個模塊處于不同的就緒階段。在芯片從存在問題的 狀態進化到全芯片 LVS 就緒階段的過程中，每個模塊以不同的速度進化到不同的完整性級別。如圖 1 所 示，這些級別可能包括：

■ 未完成布線

■ 尚未插入金屬填充

■ 模塊放置為空，在 SoC 中用黑框作為 占位符（無驗證）

■ 已插入模塊，但缺少電源連接或頂層 連接

■  模塊尚未清除 DRC 違規。

圖 1：在當今快節奏的市場中，設計和驗證活動通常并 行進行。

這種設計方法并非先進工藝節點所獨有。物聯網、網絡、汽車和移動通信等應用甚 至在成熟的的工藝節點設計項目中引入新 的和擴展的驗證復雜性。在許多公司，模 塊和芯片分區并不是由同一辦公室中的一個團隊進行驗證，而是由全球團隊和多個利益相關方共同完成，盡管他們面臨著物理位置、時區和通信 等諸多挑戰，但仍必須以某種方式開展合作。在數據準備層面，并非所有模塊同時就緒，或在集成之前 完成，而這一事實還不是僅有的問題。將這些模塊合并在一起時出現的混合數據庫沖突（ LEF/ DEF、OASIS、GDS  等），往往還會揭示更多的驗證問題。

在傳統的全芯片驗證流程中，SoC   工程師在芯片級設計上所有復雜的層次化上下文和跨層次網絡運行電路驗證并執行所有依賴連通性的規則，這一過程通常預期只需要一個夜晚的運行時間便可完成。如今這 些預期不再符合現實，而市場壓力有增無減。那么驗證工程師有哪些選擇呢？

電路驗證挑戰

在傳統的 LVS 驗證流程中，工程師在每次修改數據庫、編輯模塊或應用錯誤修復后，需要一遍又一遍地 在設計數據庫上運行 Calibre nmLVS? signoff 工具。而每次 LVS 迭代都會驗證一系列的電路驗證要求，包 括連通性提取、器件識別、建立軟連接并報告其沖突、開路/短路路徑隔離、電氣規則檢查 (ERC)、高級 器件參數計算，以及詳細的版圖與電路圖比較等。這組廣泛的要求通常需要在一夜之間完成，適用于 signoff 過程，但對于早期（存在問題）的設計迭代而言可能并非最佳選擇。

與 DRC 或其他與形狀和幾何形狀有關的物理驗證不同，電路驗證的一個獨特之處在于其嚴重依賴連通 性，并且需要復雜的層次化上下文為完全執行的 LVS 驗證奠定基礎，這使得設計分區或將設計分解為更 小部分變得幾乎不可能。即使與您合作的團隊在整個過程中都能花時間編寫腳本并且支持和維護內部開 發的專門流程，也無法保證這些流程在電路驗證過程中不會出錯或能夠提供準確的結果。

CALIBRE NMLVS-RECON 使用模型：改變 LVS 范式

Calibre nmLVS-Recon 解決方案的前提非常簡單 — 將基于迭代的使用模型與完整的 LVS signoff 使用模型分 開，并讓工程師無需投入 CAD 資源或更改晶圓代工廠規則集，便能輕松掌控這兩種使用模型。

Calibre nmLVS-Recon 流程通過為工程師提供快速反饋，使他們能夠快速分析、修復和驗證選定的設計問 題，大大加快了電路驗證迭代的速度。選項包括：

■ 歸類：專注于特定類型的違規

■ 優先排序：首先解決影響最大的錯誤

■ 任務分配：使團隊能夠專注于一組特定的設計問題

■ 分區：拆分數據以簡化調試和根本原因分析

■ 數據復用：在現有的數據庫和磁盤文件上進行增量執行

■ 交互式方法：實時編輯以驗證問題是否解決，合并修復內容，并加快調試周期

Calibre nmLVS-Recon 解決方案為早期電路驗證引入了一種更直觀的方法，僅執行解決最高優先級問題所 需的檢查。工程師可以輕松地在不同配置之間切換，并確定他們希望在每一輪執行中重點解決的問 題。Calibre nmLVS-Recon 流程會自動確定必須執行哪些電路驗證要求，以實現最高效率。Calibre nmLVS- Recon 迭代速度快、精益、高效，而且結果的調試難度降低了幾個數量級。

如圖 2 所示，完整的 Calibre nmLVS-Recon  解決方案將支持四個主要電路驗證類別：

■ 短路路徑隔離

■ 軟連接沖突

■ 電氣規則檢查

■ 電路/版圖比較

圖 2：Calibre nmLVS- Recon 流程滿足選定的 電路驗證要求。

短路隔離

優先關注最棘手的問題

如果工程師可以在早期驗證期間優先關注影響最大的問題，然后再逐步解決其他問題，將會怎樣？無論 如何，在存在問題的設計上總會遇到哪些影響較大的電路驗證問題？電路驗證和 LVS 比較的核心均以連 通性為基礎。我們在早期設計階段進行的多項設計分析表明，一個存在問題的平均規模的設計大約有 3 萬個短路路徑，設計人員必須對此進行分析和修復。團隊往往將早期階段 80% 的驗證時間花在分析和 修復短路上，有時需要花費幾周的時間來調試復雜的短路。

為什么這些短路如此復雜？事實證明，有幾個原因。當復雜的短路牽涉到巨大的網絡或電源/接地網格短 路時，它可能會延伸至整個芯片。單個短路可能由許多短路路徑組成，必須對所有短路路徑進行分析， 以確保問題得到完全解決。設計中的短路和開路會影響在典型電路驗證階段（例如 ERC 或浮動節點檢 查）中執行的其他分析的準確性，而這些階段通常與連通性依賴關系有關，并且需要完整的層次化上下 文分析。因此，短路路徑的分析、隔離和調試是設計人員在早期設計階段遇到的主要痛點之一。

Calibre  nmLVS-Recon  短路隔離 (SI) 使用模型僅專注于短路隔離和短路路徑調試，從而僅執行構建短路隔

離分析所需路徑絕對必需的可選擇的連通性提取步驟。內置選項使工程師能夠進一步劃定設計中特別感 興趣的那些區域：

■  層感知 SI 分區將設計劃分為層組，以分析特定興趣層上的短路：

–  后道工序層與前道工序層

–  頂層金屬布線與模塊級布線

–  每個金屬對的增量分段

■ 網絡感知 SI 通過優先針對設計中影響最大的網絡，重點分析關鍵短路，而這取決于網絡的大小及其 在整個芯片中的傳播方式。

–  專注于特定的網絡類型（電源/接地、信號/IO 等）

– 靈敏網絡隔離

–  優先執行影響較大的網絡分析

■ 自定義 SI 支持可自定義的輸入，以實現更精確的短路路徑分析并簡化逐個網絡的迭代 以下流程展示了如何在早期設計驗證中采用 Calibre nmLVS-Recon SI  使用模型。

1.  SoC 工程師啟動 Calibre nmLVS-Recon SI  流程，重點關注構建電源/接地路徑的層。

2. 將結果數據庫與一組設計人員共享，進而由他們在電源/接地網絡上運行 Calibre nmLVS-Recon SI 流 程，每個流程選擇一組特定的層。

3.  團隊使用 Calibre RVE? 交互式 SI 功能快速隔離每個指定層上的短路。

4. 針對每項短路，設計人員實時編輯數據庫，運行 Calibre nmLVS-Recon SI 驗證的多次迭代，確保已修 復指定層的短路。

5. 修復所有層的短路后，批準并保存設計編輯。

6. 團隊選擇另一組層并重復以上過程，直到修復所有電源/接地短路為止。

7.  團隊針對信號網絡重復以上 Calibre nmLVS-Recon SI  流程。

CALIBRE NMLVS-RECON SI 流程的結果

通過將 Calibre nmLVS-Recon SI 流程用于早 期設計的短路隔離驗證，設計人員可以將迭 代速度提高 10 到 30 倍，并且對硬件的要求 也更加精益。圖 3 說明了 BEOL 和選定層 SI 驗證與全芯片 LVS 相比所達到的迭代速率。

圖 3：使用 Calibre nmLVS-Recon SI 流程進行早期的短期 隔離驗證，可大幅縮短迭代運行時間并降低資源要求。

展望

Calibre  nmLVS-Recon 解決方案的未來增強功能包括增加使用模型來實現剩余的生產率目 標：選擇性 ERC、軟連通性沖突分析，以及 電路/版圖比較。目標保持不變：利用類似 的分區、歸類、優先排序、數據復用和任務分配功能，實現快速識別、調試和修復可選擇的電路問題。通過將傳統上僵化、繁瑣且耗時的批處理 LVS 體驗替換為交互式使用模型，使設計人員能夠快速識別、分析、調試和修復選定類型的電路驗證問 題，Caliber nmLVS-Recon 解決方案提升了早期設計電路驗證的標桿，提供直觀且易于使用的使用模型， 促使設計和驗證團隊可以更快、更高效地針對設計實現和驗證開展協作，以免影響其 signoff 流程。

作為不斷發展的早期設計驗證技術套件的一部分，Caliber nmLVS-Recon 解決方案使設計和驗證工程師能 夠更快、更高效地執行早期電路驗證，從而全面加快交付計劃并縮短上市時間。

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