IBM在近日于美國矽谷舉行的年度IEEE國際可靠度物理研討會(International Reliability Physics Symposium，IRPS)上發表了新型絕緣體，該種材料有兩種型態──氮碳化矽硼(SiBCN)以及氮碳氧化矽(SiOCN)，號稱兩者都能讓芯片性能與良率有所提升。

　　此外IBM還展示了如何在線路之間填充SiBCN或SiOCN，來建立線邊緣粗糙度(line edge roughness，LER)變異的模型，以及透過預先篩選芯片測試達到更有效量測故障率、讓芯片性能最佳化的新技術。

　　在一篇題為“氮化矽(SiN)、SiBCN與SiOCN間隔介質之時間相依介電質擊穿(Time Dependent Dielectric Breakdown of SiN, SiBCN and SiOCN Spacer Dielectric)”的論文中，IBM Research電氣特性暨可靠度經理James Stathis描述了(22納米制程芯片上的)10納米厚度SiBCN與SiOCN間隔介質性能如何超越SiN，以及在7納米制程測試芯片采用6納米厚度絕緣介質的實驗。

　　IBM打算在14納米制程節點(已經于GlobalFoundries生產)導入SiBCN絕緣體，而SiOCN將在7納米節點采用;Stathis透露，IBM期望可在5納米節點使用終極絕緣體──氣隙(air gap)。

　　IBM Research的James Stathis表示，SiBCN與SiOCN的介電常數低于Power 9處理器采用的SiN

　　(來源：IBM Research)

　　Stathis指出，精確建立依據芯片運作電壓決定的絕緣體材料壽命十分重要，因為在先進制程節點，若采用一般的SiN間隔介質，寄生電容會占據整體元件電容的85%;但借由利用具備較低介電常數的材料如SiBCN與SiOCN，可降低寄生電容并因此改善芯片性能、提升良率。

　　LER也是造成寄生電容的因素，IBM在另外兩篇分別題為“LER沖擊隨機模型(A Stochastic Model for the Impact of LER)”以及“全面性LER沖擊模型建立新方法(A New and Holistic Modeling Approach for the Impact of Line-Edge Roughness)”的論文中，展示了LER如何在間隔線路的絕緣體內導致隨機變異，并對介電電壓/時間相依度帶來不良影響;而IBM指出，采用其全面性隨機模型，能在先進制程節點對整體芯片可靠性進行更精確的電壓效應預測。

　　IBM無晶圓廠可靠度小組(Fabless Reliability Group)的工程師，可以展示如何利用感知運算演算法，更精確預測上述新型絕緣體的介電質擊穿點;一旦采用新絕緣體的芯片開始生產，這種新的“智慧”方法號稱能大幅改善測試實際芯片時的效率。其方法能在新一代晶圓制程被批準之前，實現最佳化的預篩選與測試順序。