基于改進的布斯算法FPGA嵌入式18×18乘法器
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5 設計總結
5．1 綜合條件說明
采用TSMC0．18μm CMOS工藝和Synopsis DC進行的綜合并進行延遲分析。并在DC命令窗口輸入了命令“set_dont_use”和“set_dont_ touch”。
5．2 布斯譯碼和部分積
把傳統的布斯譯碼和部分積與本文采取的布斯譯碼和部分積進行了比較，并把結果列在了表2中。從表中發現本設計關鍵路徑與OhkuBo相比減少了50％，生成部分積的速度相應的提高了50％。
5．3 與其他的乘法器進行比較
本文的乘法器與表3中乘法器相比速度有明顯提高，與Xilinx公司的Spartan-3A系列嵌入到FPGA的乘法器相比本文乘法器的速度更提高40％。更為關鍵的是在沒有增加芯片面積的情況下把速度提高40％。
6 結語
本文基于改進的布斯算法的18×18乘法器是特意為嵌入到FPGA而設計的，它解決了乘法器占用FPGA較多資源的問題，并為以后DSP嵌入到FPGA做了必要的準備工作。采用了一種新的布斯譯碼和部分積、9-2壓縮和兩級超前進位加法器以使乘法器達到較好的性能。經過仿真驗證，這里提出的基于改進的布斯乘法器各項指標均能很好的滿足嵌入到FPGA的要求。
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