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基于改進(jìn)的布斯算法FPGA嵌入式18×18乘法器

作者: 時(shí)間:2012-05-22 來(lái)源:網(wǎng)絡(luò) 收藏

典型的4-2壓縮是由2個(gè)3-2壓縮構(gòu)成的,其延遲為4個(gè)異或。圖3為一個(gè)優(yōu)化了的4-2壓縮,其延遲為3個(gè)異或的延遲。因此9-2壓縮樹(shù)從頂層到最終輸出僅過(guò)了7個(gè)異或門(mén)的延遲。

4 35 b兩級(jí)超前進(jìn)位加法器

超前進(jìn)位加法器對(duì)的整體性能的影響至關(guān)重要,要想提高的速度,超前進(jìn)位加法器也必須進(jìn)行必要的優(yōu)化。在此采取基于4 b超前進(jìn)位加法器的兩級(jí)加法器。

由于進(jìn)位鏈延遲時(shí)間隨著輸入的增加而增加,必須考慮到輸入信號(hào)的個(gè)數(shù),在面積和速度中進(jìn)行折中發(fā)現(xiàn)4 b超前進(jìn)位加法器是最適合作為基本的模塊。

從圖4(b)中可以看到在4 b超前進(jìn)位加法器中,除了P和G由與門(mén)實(shí)現(xiàn)的,其他的都是有與非門(mén)實(shí)現(xiàn)的。

i.JPG

圖4(a)為1位全加器的變形,有3個(gè)輸入Ai,Bi,Ci和三個(gè)輸出Pi,Si和Gi,其中Ai和Bi為兩個(gè)加數(shù),Cin為進(jìn)位輸入,Pi和Gi分別為進(jìn)位傳輸和進(jìn)位產(chǎn)生,而Si為第i位的和。

e.JPG

采用基于4 b的超前進(jìn)位加法器來(lái)組成16 b超前進(jìn)位加法器,進(jìn)位鏈采取與4 b超前進(jìn)位鏈相同的結(jié)構(gòu)。同樣的分析方法,發(fā)現(xiàn)16 b的P和G延時(shí)為5個(gè)門(mén)的延遲。用2個(gè)16 b的超前進(jìn)位加法器和一個(gè)3 b超前進(jìn)位加法器組成35 b超前進(jìn)位加法器,其進(jìn)位鏈采取與上面相同的方法。研究不難發(fā)現(xiàn),經(jīng)過(guò)7個(gè)門(mén)延遲進(jìn)位到達(dá)3 b超前進(jìn)位加法器,再經(jīng)過(guò)3個(gè)門(mén)的延遲得到第35位的結(jié)果。也就是說(shuō)整個(gè)加法器僅僅經(jīng)過(guò)10個(gè)門(mén)的延遲。

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