摘要：數字三相鎖相環中含有大量乘法運算和三角函數運算，占用大量的硬件邏輯資源。為此，提出一種數字三相鎖相環的優化實現方案，利用乘法模塊復用和CORDIC算法實現三角函數運算，并用Vetilog HDL硬件描述語言對優化前后的算法進行了編碼實現。仿真和實驗結果表明，優化后的數字三相鎖相環大大節省了FPGA的資源，并能快速、準確地鎖定相位，具有良好的性能。
關鍵詞：FPGA；三相鎖相環；乘法復用；CORDIC

0 引言
在PWM整流器、不間斷電源(UPS)、有源電力濾波器(APF)等需要并網的電力電子裝置控制中，獲得電網電壓的相位是系統控制的前提。一般都采用鎖相環PLL來獲取電網電壓的相位。三相電網電壓可能存在三相不平衡，電壓有諧波、頻率、相位突變。為了全面反映電網電壓的真實狀況，采用三相鎖相環來鎖定電網電壓相位角，而且三相鎖相環的抗干擾能力更強。采用現場可編程門陣列(FPGA)，并以硬件方式實現三相鎖相環，可充分體現FPGA硬件的高速性，且不受CPU資源的制約。
本文對數字三相鎖相環的系統原理和算法實現進行了研究，并對三相鎖相環在FPGA中實現的算法進行了優化設計。通過采用乘法模塊復用和基于坐標旋轉數字式計算機(CORDIC)的算法計算含有三角函數的坐標轉換模塊，節省了數字三相鎖相環實現所需的硬件開銷。用硬件描述語言Verilog HDL設計出了整個三相鎖相環系統。該三相鎖相環在以Altera公司芯片CyconeⅡEP2C15AF256C8為主芯片的實驗板上進行了驗證。

1 三相鎖相環的基本原理
1．1 鎖相環基本原理
鎖相環一般由鑒相器(PD)、環路濾波器(LF)、壓控振蕩器(VCO)組成。鎖相環是一個相位反饋系統。鑒相器把周期性的輸入信號與VCO反饋來的相位信號進行比較，得到一個相位誤差；誤差經環路濾波器進行濾波，環路濾波器的輸出被用作控制信號送入VCO，用來消除輸入、輸出信號的相位差。
1．2 三相鎖相環的結構與原理
三相鎖相環的拓撲結構如圖1所示。

數字三相鎖相環的關鍵模塊是矢量控制中的2個系統變換：從a-b-c三相靜止坐標到α-β兩相靜止坐標的Clarke變換(C32)和從α-β兩相靜止坐標到d-q兩相旋轉坐標(基波同步速為ω0)的Park變換(Cdq)：