芯片尺寸在接下來的幾年將持續微縮，不過芯片制造商也面臨許多挑戰。在美國舊金山舉行的國際固態電路會議(ISSCC)上，英特爾(Intel)資深院士、制程架構與整合總監Mark Bohr列出32奈米以下制程節點遭遇的五大障礙/挑戰，也提出了有潛力的解決方案。

        1. 光刻技術(patterning or lithography)

        問題：光學波長微縮的速度跟不上IC尺寸微縮的速度。

        目前的解決方案：分辨率增強(Resolution-enhancement)技術，例如光學鄰近校正(optical-proximity correction)、相移掩膜(phase-shift)和浸沒式光刻(immersion lithography)等，在32nm節點得到了采用。除了這些增強技術，布線約束(layout restriction)，例如單向性(unidirectional)、柵格布線(gridded layout)和約束線(restricted line)，加上空間整合(space combination)等，也不得不逐漸被采用。

        未來的解決方案：雙重圖形(Double-patter
ning)技術和計算光刻(computational lithography)也是用以因應22nm甚至16nm制程的技術選項，直到深紫外光(EUV)光刻的光波長縮減與分辨率增強表現能達到水平。”

         2. 晶體管(transistor options)

        問題：由于柵極氧化層漏電(gate oxide leakage)問題，傳統制程微縮早在21世紀初期就遭遇瓶頸。

        目前的解決方案：當傳統微縮技術失效時，high-k電介質和金屬柵極等方案，顯著增強了MOSFET的密度、性能和功耗效率，并提供了持續的進展。

        未來的解決方案：基板工程學(Substrate engineering)讓晶圓中的P通道遷移率得以增強，但對n信道組件可能無效。多柵極晶體管如FinFET、Tri-Gate和Gate-All-Around組件改善了靜電(electrostatics)，也加深了亞閾值梯度(threshold slopes)，不過可能會遇到寄生電容、電阻問題。
        三五族(III-IV)通道材料如Insb、InGaAs和InAs有助于在低作業電壓下提升開關速度，主要是因為遷移率提升，但在實際可行的CMOS解決方案問世前還是有很多挑戰。

        3. 導線(interconnect)

        問題：需要新的方案來減緩電阻系數(resistivity)和其它問題。

        目前的解決方案：現有制程采用銅導線、low-k等技術讓每一代導線縮小0.7倍。

        未來的解決方案：3D芯片堆棧和穿透硅通孔(through-silicon vias，TVS)等技術，提供了更高的芯片與芯片間導線密度；不過3D芯片堆棧的缺點是增加了采用TSV的制程成本，而由于芯片穿孔，硅晶面積會有所損失，也會遇到電源傳遞與散熱挑戰。
 
        如果能開發出具成本效益的方案，在硅技術中整合光子(photonics)技術，就能用光學導線來克服頻寬瓶頸。在芯片間采用光學導線也許還很遙遠，因為很難配合芯片尺寸來微縮光收發器和導線。

        4. 嵌入式內存

        問題：現今的設計需要優于SRAM的高密度內存。

        目前的解決方案：傳統的6T SRAM內存單元已經應用在處理器等產品中采用。

        未來的解決方案：除了傳統的DRAM、eDRAM和閃存之外，浮體單元(floating-body cell)、相變化(phase-change)內存和seek-and-scan probe內存，都能提供比6T SRAM更高的位密度。但在不進行其它折衷的情況下，要在單晶圓邏輯制程上整合新的內存制程會比較困難。”

        5. 系統整合 

        問題：僅透過簡單采用更小的晶體管來制造更復雜的系統組件是不夠的。

        目前的解決方案：新一代的處理器微縮技術能實現更佳功率效益、電源管理、平行處理、整合外電路和SoC特性，產出多核、多功能產品。

        未來的解決方案：也許可以參考大自然的一些案例(例如人類的大腦)，來思考在電子世界實現更高度整合的最佳途徑。