歷經四年的開發和一年的試用版本測試，賽靈思可編程顛覆之作Vivado 設計套件終于震撼登場，并通過其早期試用計劃開始向客戶隆重推出。新的工具套件面向未來十年“All-Programmable”器件而精心打造，致力于加速其設計生產力。

賽靈思市場營銷與公司戰略高級副總裁Steve Glaser表示：“在過去的幾年中，賽靈思把??半導體技術的創新推向了一個新的高度，并釋放了可編程器件全面的系統級能力。隨著賽靈思在獲獎的Zynq?-7000 EPP（可擴展式處理平臺）器件、革命性的3D Virtex?-7堆疊硅片互聯（SSI）的技術器件上的部署，除了我們在FPGA技術上的不斷創新之外，，我們正開啟著一個令人興奮的新時代——一個“All-Programmable”器件的時代。”

“All-Programmable”器件，將使設計團隊不僅能夠為他們的設計編程定制邏輯，而且也可以基于ARM?和賽靈思處理子系統、算法和I / O進行編程。總之，這是一個全面的系統級的器件。Steve Glaser說“未來“All-Programmable”器件要比可編程邏輯設計更多。他們將是可編程的系統集成，投入的芯片越來越少，而集成的系統功能卻越來越多。”

Steve Glaser還表示，在利用“All-Programmable”器件創建系統的時候，設計者所面臨的是一套全新的集成和實現設計生產力的瓶頸問題。一方面從集成的角度講，其中包括集成算法C和寄存器傳輸級（RTL）的IP；混合了DSP、嵌入式、連接和邏輯域；驗證模塊和“系統”，以及設計和IP的重用等。實現的瓶頸包括芯片規劃和分層；多領域和大量的物理優化；多元的“設計”與“時序”收斂；和后期的ECO和設計變更的連鎖效應。

正是為了解決集成和實現的瓶頸，使用戶能夠充分利用這些“All-Programmable”器件的系統集成能力，賽靈思打造了全新Vivado設計套件。

在Vivado 設計套件這一以系統為中心的工具套件的開發過程中，賽靈思以業界標準為標桿并采用了先進的EDA 技術與方法。為此，無論是需要高度自動化按鍵式流程的客戶，還是需要實際操作性極強的可修改流程的客戶，他們現在能夠比以往更快更高效地進行設計（甚至包括賽靈思最大型的FPGA 設計），同時還是在一個熟悉而直觀的先進的EDA 環境下工作。

賽靈思開發Vivado 設計套件的目的是為客戶提供一種具有完整系統可編程功能的新型工具套件，該套件遠遠超越了賽靈思為時甚久的旗艦型ISE 設計套件。為幫助客戶順利過渡到Vivado 設計套件的使用，賽靈思將繼續堅定地為采用7 系列及更早期的賽靈思FPGA 技術的客戶提供ISE 支持。今后Vivado 設計套件將成為賽靈思的旗艦設計環境，支持所有7 系列器件及賽靈思未來器件。

賽靈思公司設計方法市場營銷高級總監Tom Feist 預計，一旦客戶啟用Vivado 設計套件，就會立即體會到其相對于ISE 的優勢。

Feist說：“與同類競爭工具相比，Vivado 設計套件的運行時間可縮短高達4 倍，能夠顯著提升用戶的設計生產力。同時該設計套件純熟地運用了多種業界標準，諸如System Verilog、SDC（Synopsys 設計約束）、C/C++/System C、ARM AMBA AXI-4互聯、互動TCL（工具命令語言）腳本。Vivado 設計套件的其它突出優勢包括為Vivado 的眾多報告和設計視圖提供全面的交叉探測功能、預計將于2012 年推出的高級圖形化IP 集成功能、首款得到FPGA 廠商全面支持的商用高層次綜合技術（C++ 到HDL綜合）。

一個面向新一代可編程設計的設計工具

賽靈思早在1997 年就推出了ISE 設計套件。ISE套件采用了當時非常具有創新性的基于時序的布局布線引擎，這是1995 年4 月賽靈思收購NeoCAD 獲得的。在其后15 年的時間里，隨著FPGA 能夠執行日趨復雜的功能，賽靈思為ISE 套件增添了許多新技術，包括多語言綜合與仿真、IP 集成以及眾多編輯和測試實用功能，努力不斷從各個方面改進ISE 設計套件。Feist 表示，賽靈思通過借鑒ISE 設計套件的所有經驗、注意事項和關鍵技術，并充分利用最新 EDA 算法、工具和技術，才打造出了這一顛覆性的全新Vivado 設計套件。

Feist 表示：“Vivado 設計套件將顯著提升當今設計的生產力，且能夠輕松實現升級擴展，應對20nm 芯片及更小工藝技術所帶來的容量和設計復雜性挑戰。在過去15 年時間里，EDA 技術取得了長足的發展。我們是從頭開始開發這套工具的，所以我們能夠在套件中采用最先進的EDA 技術和標準，讓其具有很強的前瞻性。”

確定性的設計收斂

任何FPGA 廠商的集成設計套件的核心都是物理設計流程，包括綜合，布局規劃、布局、布線、功耗和時序分析、優化和ECO。有了Vivado，賽靈思打造了一個最先進的設計實現流程，可以讓客戶更快地達到設計收斂的目標。

可擴展的數據模型架構

為減少迭代次數和總體設計時間，并提高整體生產力，賽靈思用一個單一的、共享的、可擴展的數據模型建立其設計實現流程，這種框架也常見于當今最先進的ASIC 設計環境。Feist 說：“這種共享、可擴展的數據模型可讓流程中的綜合、仿真、布局規劃、布局布線等所有步驟在內存數據模型上運行，故在流程中的每一步都可以進行調試和分析，這樣用戶就可在設計流程中盡早掌握關鍵設計指標的情況，比如時序、功耗、資源利用和布線擁塞等。而且這些指標的估測將在實現過程中隨著設計流程的推進而更趨于精確。”

具體來說，這種統一的數據模型使賽靈思能夠將其新型多維分析布局布線引擎與套件的RTL 綜合引擎、新型多語言仿真引擎以及IP 集成器(IP Integrator)、引腳編輯器(Pin Editor)、布局規劃器(Floor Planner)、芯片編輯器(Chip Editor) 等功能緊密集成在一起。此外，該數據模型使賽靈思能夠為該工具套件配備全面的交叉探測功能，以便用戶跟蹤并交叉探測原理圖、時序報告、邏輯單元或其它視圖，直至HDL 代碼中的給定問題。

Feist說：“用戶現在可以對設計流程中的每一步進行分析，而且環環相扣。在綜合后的流程中，我們還提供時序、功耗、噪聲和資源利用分析功能。所以如果很早就發現時序或功耗不符合要求，我可以通過短時迭代，前瞻性地解決問題，而不必等到布局布線完成后多次執行長時間迭代來解決。”

Feist 指出，這種可擴展數據模型提供的緊密集成功能還增強了按鍵式流程的效果，從而可滿足用戶對工具實現最大自動化，完成大部分工作的期望。Feist 表示，這種模型還能夠滿足客戶對更高級的控制、更深入的分析以及掌控每個設計步驟進程的需要。

芯片規劃層次化，快速綜合

Feist說，Vivado為用戶提供了設計分區的功能，可以分別處理綜合、執行、驗證的設計，使其可以在執行大型項目時，可以成立不同的團隊分頭設計。同時，新的設計保存功能可以實現時序結果的復用，并且可以實現設計的部分可重配置。

Vivado還包括一個全新的綜合引擎，旨在處理數以百萬計的邏輯單元。新的綜合引擎的關鍵是對System Verilog的強大支持。“Vivado的綜合引擎對System Veriog語言可綜合子集的支持，比市場上任何其他工具都更好”Feist 說。它的綜合速度是賽靈思ISE Design Suite綜合工具XST的三倍，并支持“快速”模式，使得設計師迅速把握設計的面積和規模。另外，也讓他們調試問題的速度比之前采用RTL或門級原理圖快15倍。隨著越來越多的ASIC設計者轉向可編程平臺，賽靈思還在整個Vivado設計流程中提升了了Synopsys 設計約束（SDC）。標準的使用開啟了一個新的自動化水平，客戶現在可以訪問先進的EDA工具產生約束、檢查跨時鐘域、形式驗證，甚至是利用像Synopsys PrimeTime那樣的工具進行靜態時序的分析。