Vivado IP集成器

Vivado起航

大家好，歡迎Vivado的一個快速演示，它是Xilinx新的設計套件，應用到7系列和以上的系列器件。

以下是中文釋義：

開始

當你打開Vivado IDE集成設計環境的時候，你首先看到的是開始頁，在右邊是文檔，方法指導手冊和指引。
左邊是向導，他指導你創建新的工程，包括如何從ISE 和Planahead工具遷移到Vivado。

快速集成設計環境概要

創建一個新的工程后，Vivado IDE集成設計環境包含工程總結標簽就打開了，這個標簽給你有關你的工程信息，比如現在的狀態，編譯流程，設置，錯誤和警告信息。

這個頂層菜單和工具條給你訪問到通用的功能。

你工程的設計源被列在源視圖里。

左邊的這個部分叫做流程導航器。這是你控制和分析Vivado能力的地方，在后面的演示里，我們會一步一步來討論。在Vivado集成設計環境里，你能管理源文件，實現流程和所有的設計分析。

在Vivado里，有一個新的功能是IP裝配，也叫做IP集成。這個演示的剩下部分會顯示如何快速和容易地使用IP集成來創建一個復雜的子系統。

創造IP集成器設計演示

IP 集成器是一個圖形化設計工具，它在復雜的IP block（模塊）之間做接口級的連接。然而，因為IP集成器緊緊地連接到了Vivado IDE，設計者能在圖形化環境和Tcl互動之間切換。

我們開始運行一個簡單的MicroBlaze軟處理器系統腳本。

當這個腳本在運行的時候，你能看見獨立的IP 模塊放置在模塊框圖里，還有在這些模塊之間的接口級網線連接。

我要加一些模塊到這個設計里，開始，打開這個MicoBlaze配置對話框，同時使能調試接口和AXI4數據接口。 通過右擊這個圖，IP就能被加到這個設計里，你也能使用查找對話框快速地來找到這些接口。這個IP可以來自第三方，也可以是你自己的。一個調試模塊被加上了，也連接到了處理器。注意開始很深的綠色線標記表明可能的連接，很深的藍色線表示這是個接口級的連接。這個連接由多個相關的信號組成。在IP打包進程中，這是通過IP-XACT自動地創建。

現在，一個AXI GPIO外設會被連接到處理器，來自這個GPIO的輸出信號會作為外部的信號。

為了演示接口級連接的強大功能，我會在MicroBlaze處理器展開這個AXI接口。所有要求的AXI4信號需要用單一連接連接到GPIO的外設。當這些接口級的連接創建時，互聯的DRC（設計規則檢查）也被實時地運行。

IP集成器支持任意的層次級。組成存儲系統的5個IP模塊現在會移動成自己的層次。這個白色盒子顯示了你的層次。IP整合器支持任意的設計層次級。

IP集成器在互聯的IP模塊之間支持全部的參數傳播，確保結構化設計的正確性。一旦一個設計完成，Verilog或VHDL從這個框圖中就被產生。這整個IP框圖，或者任意的層次級能被快速地封裝并添加到Vivado的IP 目錄中。使系統級的IP模塊可以被重用。