當面臨更高帶寬和更快上市時間的要求時，設計人員將面臨新的挑戰。較高的數據傳輸速率使得更高帶寬成為可能，同時它們會限制傳輸距離(由于信道損失增大)，使信號的完整性降級，并降低制造良率。解決這些挑戰需要時間和資源，這會對系統設計進度造成負面影響，更糟糕的是，在設計系統時，這類負面影響可能并不明顯。

通過在接收器處引入PCI Express 4.0(PCIe 4.0)通路裕量特性，PCI-SIG正在解決該項挑戰，通過引入該項特性，系統設計人員能夠評估其系統的性能變化容差。通路裕量允許系統設計人員使用PCIe 4.0裝置來測量每一系統中的可用電氣裕量。在本文中，介紹了通路裕量特性，以及它是如何使設計人員按時交付更健壯系統的。

系統中的性能變化

PCI Express是一種點對點互連，它支持內部和外部連通性，或是通過線纜進行，板級連接。有三種常見的板級連接情形，它們是芯片對芯片(無連接器)、單個板和連接器的擴展卡接口、以及帶多個板和連接器的背板。在復雜的背板情形下，很多原因都可能會導致信號完整性降級，包括串擾、反射、不連續和信道損失。在圖1中，給出了一個在FR-4印刷電路板(PCB)上的信道損失差異示例，其中，與8 GT/s PCIe 3.0相比，24英寸走線在16 GT/s PCIe 4.0下具有更高的損失。

圖1：6”/12”/18”/24” FR-4 6mil條線PCB上的插入損失

由于PCB和連接器制造方面的差異，對于某一插槽中的某一卡，與運行在另一插槽上的采用不同制造的另一卡相比，會具有不同的信號性能，如圖2所示。由于PCB制造變化，如板層厚度、走線寬度或走線間距，都會增大信道損失、阻抗和系統噪音。對于它們中的任一個或全部，會影響信號眼圖的質量和打開尺寸。在不同廠家或來自同一制造商的不同批次之間，可看到這類PCB差異。

圖2：在背板系統中造成性能變化的影響因素

環境變量也會影響系統中的信號性能，如溫度和濕度，PCB和連接器特性變化會影響實際信道損失和信號完整性。

在更高的數據率下，制造和環境變化的影響會放大。因此，在發布之前，設計人員必須仔細評估高速系統的工作安全系數，避免在最后一分鐘進行系統優化，這會延遲推向市場的時間。在構建最終系統之前，進行建模和模擬相當復雜、耗時且成本昂貴。為了避免這些問題，系統設計人員需要使用有效且經濟的方法來執行裕度分析。

使用通道極限來克服性能變化問題

對于所有的PCIe 4.0端口，接收器處的通路裕量是一種強制特性，其中，PCIe控制器從PHY接收器處獲取裕量信息，同時工作在數據率為16GT/s的主動模式下(L0鏈路狀態)，不需要任何額外的外部硬件。使用通道裕度控制和錯誤通報特性，通過評估接收器的眼寬(時間)和眼高(信號幅度，電壓)，控制器能夠確定系統中每一PCIe通道的裕量。這樣，就能有效評估PCIE裝置處的系統裕量，無需任何額外設置。

對于在PHY和控制器中實際實施的裕量特性，它與具體設計相關。在某些設計中，利用PHY中的數據和錯誤樣本來評估信號眼圖通報的信息，在其他設計中，可能會選擇簡單地通過將恰當的抖動量注入到數據中來對眼圖進行加擾。對于由PHY提供的數據，控制器可能會以不同方式對這類數據進行裕量評估。對于不同級別的數據采集粒度，控制器可能會使用不同的偏差、電壓和定時步驟。此外，在退出裕量評估之前，可能會設置不同的位容錯限度。

在圖3給出的示例中，對于錯誤掃描，通過在PHY中移動數據或錯誤樣本的位置，可實現通路裕量。從接收器眼的樣本位置開始，按增量步進，向左向右掃描眼寬，檢查最低眼寬裕量。作為可選方式，能夠從樣本位置開始向上向下掃描眼高，檢查最低眼高裕量。控制器使用來自PHY的裕量信息，識別系統中故障發生的位置，并確定通道裕量。圖3給出了16GT/s PCIe 4.0處的接收器眼示例，它處于最佳位置，具有較大的信號裕量，超出最低眼寬和眼高。

圖3：PCIe 4.0接收器信號眼示例

總結

當數據率從PCIe 3.0s 8GT/s翻倍到PCIe 4.0s 16GT/s時，性能變化和信號完整性降低變得更加顯著。此外，PCB制造和環境變化也會增大信道損失，串擾和信道不連續，從而導致系統噪音增大、抖動性能變差和信號眼關閉。使用即將到來的PCI Express 4.0規范中提供的通路裕量特性，通過獲取裕量信息，借助PCIe 4.0 PHY和控制器解決方案，能夠幫助系統設計人員在設計和生產周期早期評估其設計的性能變化容差。這樣，系統設計人員就能交付更健壯的系統，更好地滿足其盡早推向市場的目標。

Synopsys的DesignWare PHY和控制器IP解決方案針對PCI Express 4.0技術，支持具有通路裕量特性的規范。請參見具有信道極限特性的Synopsys PCIe 4.0 IP，PCI-SIG Santa Clara 2016。

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