改進型DDC與DUC的FPGA實現方案相對于常規方案簡化了算法模型、降低了資源消耗，增強了模塊的可靠性與可維護性，在進行IQ調制/解調的同時，使得采樣率降為目標采樣率的一半。DDC/DUC資源消耗情況如表1所示。

　　多相數字濾波器幅頻、相頻傳輸函數：

　　公式(3)、(4)表明I路與Q兩路具有相同的幅頻響應，相頻響應群延時相差Ts/2。

　　多速率抽取與插值模塊設計^[7-10]

　　TD-LTE協議規定基帶采樣率為30.72MHz，因此DDC之后只需采用一級半帶濾波器(Half-band Filter)，即可完成IF信號到基帶信號速率轉換，抽取器如圖5所示。

　　DUC之前采樣率為307.2MHz，因此，插值因子為10，需采用半帶濾波器與CIC(Cascaded-integrated-comb Filter)積分級聯梳妝濾波器相組合完成插值器功能，插值器如圖6所示。

　　其中，半帶濾波器設計應滿足公式(5)、(6)、(7)要求，CIC濾波器設計應滿足公式(8)要求。

　　半帶濾波器的沖激響應h(k)除了零點(含奇數點)不為零外，其所有的偶數點均為0，所以采用半帶濾波器實現采樣率變換時，只需一半的計算量，有很高的計算效率，特別適合于信號的實時處理。

　　H_I為積分器傳輸函數，H_C為梳妝濾波器傳輸函數，N為階數，R為插值因子，M為差分延遲。

　　積分級聯梳妝濾波器(CIC)僅利用加法器、減法器和寄存器，占用資源少，實現簡單且速度高。歸一化后的抽取/插值半帶濾波器頻響如圖7所示。歸一化后的插值CIC濾波器頻響如圖8所示。