技術5：保持差分走線

為確保模擬差分信號的共模噪聲抑制達到最佳效果，設計師應根據電阻、長度、電容性負載和其他信號的寄生電容耦合、邦定線特征和印刷電路板(PCB)線路等等，對差分信號布線匹配。圖6是從模擬-數字轉換器到I/O匹配后的輸入(紅色Vinp和藍色Vinn)布線.

技術6：限制電阻壓降或阻抗

可通過以下方式確保布線串聯電阻不超過數據轉換器提供商注明的最大電阻值：

△盡量縮短布線距離

△使用寬金屬布線

△盡量使用多個金屬層走線

△使用大量過孔進行連接

數字輸出/輸入布線還要求認真仔細地部署。但是，由于布線是在自動數字集成流程中處理，它們的部署自然需要遵循相應的技術，因此不在本文討論之列。

3. 保持低時鐘抖動

基于數據轉換器的系統性能，如通訊接口，取決于采樣時鐘的質量。模擬-數字轉換器信號采樣瞬間的不確定性增加了轉換噪聲，因而降低了轉換器性能。采樣瞬間的不確定性稱為“抖動”。時鐘抖動(σtclk)決定了數據轉換器可達到的最大理論SNR(信噪比)值。圖7顯示信噪比是采樣時鐘抖動的一個函數，將信噪比、時鐘抖動和信號頻率(Fin)關聯起來。以模擬-數字轉換器固有的65dB信噪比(SNRADC)為例。

從圖7可以看出，采樣時鐘抖動對轉換性能(信噪比)的影響與系統處理低頻率信號無關。但是，采樣時鐘抖動的影響隨著所處理信號的頻率增強而增加

因此，系統芯片設計師在設計中必須考慮到這種影響，可以采用以下技術保證采樣時鐘質量：

技術7：將時鐘源靠近數據轉換器

將鎖相環靠近數據轉換器，可降低外部信號耦合到時鐘線并造成時鐘抖動的可能性。

技術8：檢查時鐘沿速率

對于時鐘路徑上的任何電路而言，應保證有足夠的驅動強度限制時鐘的轉換速率。時鐘沿轉換時間長會增加噪聲敏感性，因而增加抖動(如圖8所示)。根據經驗，~100ps的轉換時間是適當的。

技術9：盡量減小電源域轉換

由于信號沿著時鐘網絡進展，并在不同的電源域進行轉換，信號會受到不同電源的電源噪聲耦合的影響。這會導致抖動增加。因此，時鐘路徑中的所有緩沖器應由同一個電源域(無論是源極電源或終極電源)供應電源。

圖9是系統芯片內時鐘分布網絡的示例。如圖所示，鎖相環在vdd2電源域生成時鐘為四個模塊所用，它們是：兩個模擬-數字轉換器(ADC1和ADC2)、一個數字-模擬轉換器和一個通用邏輯塊。在這個圖中，repeater單元由源極電源(鎖相環buffer，vdd2)或是由終極電源(vddadc1、vdddac、vddadc2或vddotr)供電。