RapidIO總線的出現及其體系結構和應用

　　傳統總線多采用并線總線的工作方式，這類總線一般分為三組：數據線，地址線和控制線。實現此類總線互連的器件所需引腳數較多，例如對于64位數據寬的總線，一般由64根數據線，32-40根地址線以及30根左右的控制線，另外由于半導體制造工藝的限制還要加上一定數量的電源引線和地線，總共會有約200根左右的引線，這給器件封裝、測試、焊接都帶來了一些問題，如果要將這種總線用于系統之間的通過背板的互連，由此帶來的困難就可想而知。并線總線的另一個問題是時鐘與信號的偏移容限的問題，對于這樣一組并行信號線的集合，信號的采樣是取決于時鐘信號的上升沿或是下降沿，這樣對于信號的跳變和時鐘的跳變時刻的時間差就有一個上限值，隨著速率的升高，布線長度、器件門電路自身的翻轉時間都會影響總線的速率。

　　用于處理器之間互連以及背板互連的另一個主要技術是以太網，近些年來，以太網在存儲、電信、通訊、無線、工業應用以及嵌入式應用中得到大量的應用，現有的成熟的硬件和協議棧降低了開發的復雜性和產品的開發成本。但是在局域網和廣域網中得到很好應用的以太網用于這種芯片級或是板極的系統互連顯示出了低效率、高延時的特性，QOS需要高層軟件的參與，造成軟件模塊化結構不清晰。尤其是當背板的傳輸速率從1Gbps增加到10Gbps時，增加的處理要求已經超出了以太網的能力。

　　RapidIO技術最初是由Freescale和Mercury共同研發的一項互連技術，其研發初衷是作為處理器的前端總線，用于處理器之間的互連，但在標準制定之初，其創建者就意識到了RapidIO還可以做為系統級互連的高效前端總線而使用。1999年完成第一個標準的制定，2003年5月，Mercury Computer Systems公司首次推出使用Rapid IO技術的多處理器系統ImpactRT 3100, 表明RapidIO已由一個標準制定階段進展到產品階段，到目前為止，RapidIO已經成為電信，通迅以及嵌入式系統內的芯片與芯片之間，板與板之間的背板互連技術的生力軍。

　　RapidIO是針對嵌入式系統的獨特互連需求而提出的，那么我們首先來說明嵌入式系統互連的一些基本需求：嵌入式系統需要的是一種標準化的互連設計，要滿足以下幾個基本的特點：高效率、低系統成本，點對點或是點對多點的通信，支持DMA操作，支持消息傳遞模式交換數據，支持分散處理和多主控系統，支持多種拓樸結構;另外，高穩定性和QOS也是選擇嵌入式系統總線的基本原則。而這些恰是RapidIO期望滿足的方向。所以RapidIO在制定之初即確定了以下幾個基本原則：一是輕量型的傳輸協議，使協議盡量簡單;二是對軟件的制約要少，層次結構清晰;三是專注于機箱內部芯片與芯片之間，板與板之間的互連。

　　RapidIO采用三層分級的體系結構，分級結構圖如下圖所示：

　　圖1：RapidIO三層分級體系結構圖

　　由此圖可見，RapidIO協議由邏輯層、傳輸層和物理層構成。最明顯的一個特點就是RapidIO采用了單一的公用傳輸層規范來相容、會聚不同的邏輯層和物理層，單一的邏輯層實體增強了RapidIO的適應性。物理層定義了串行和并行兩個實體，得到廣泛應用的只有串行方式，尤其是用在背板互連的場合，串行方式可以在兩個連接器之間允許80-100cm的連線，單鏈路傳輸帶寬可達10Gbps。目前RapidIO的標準是Version1.3，在未來的Version2.0規范中定義了更高的傳輸速率，可以得到更高的傳輸帶寬。

　　目前，RapidIO在無線基站系統中已經得到了廣泛的應用，同樣在視頻處理，語音處理，高性能計算機及存儲領域也會得到越來越多的應用。在實現芯片到芯片之間、板與板之間的高速互連上，RapidIO所能帶來的好處也越來越直觀，對于簡化系統設計、高帶寬、低延時等特點也被開發人員廣泛接受。下一代的RapidIO在應用上也要向機箱與機箱間的高速互連方向上發展，同時也會提供更高的傳輸速率，2.0規范中已經可以實現40Gbps的帶寬。我們相信，隨著越來越多的處理器支持RapidIO接口，RapidIO的應用前景會越來越光明

　　RapidIO信號完整性測試及其最必要的波形參數測試

　　眾所周知，當今世界數字技術飛速發展，無論您是一位從事電信產品或是數據通信產品，PC，服務器及相關產品，高速半導體集成電路設計，或是高速光電收發模塊，高速信號處理，高速互連器件(諸如高速接插件，高速數字傳輸電纜)等領域的研發及測試工程師都會面臨著一個共同的挑戰——Signal Integrity(SI)——信號完整性。

　　大概10年前我們所提到的數字產品，其時鐘或數據頻率大多在幾十兆之內，信號的上升時間大多在幾個納秒，甚至幾十納秒以上。那時的數字化產品設計工程師進行的就是“數字設計”DD只要掌握布爾代數等數字方面的諸多知識，保證邏輯正確，就能設計出其所期望的性能的產品。而現在的數字技術已經發展到幾千兆，甚至幾十千兆的傳輸速率，信號的上升時間大多在一納秒以內，諸如串擾，阻抗匹配，EMI(電磁兼容)，抖動等射頻微波領域才會遇到的問題，如今變成了高速數字設計必須解決的關鍵性問題。這就要求我們的工程師不但要具備數字方面的設計知識，同時也要具備射頻微波方面的設計知識;不但要掌握時域及邏輯域的測量技術，還要掌握頻域的測量技術。

　　高速數字設計與測試在歐美，日本等技術先進國家近些年來已成為一個非常熱門的行業，它是實現高性能數字化產品的基礎，就如同一個城市的道路建設，只有路修得好，車才能跑得既穩又快。因此，國內外很多大公司都相繼成立了高速數字設計與測試(信號完整性分析)的研發力量。

　　圖2：典型的高速互連系統

　　圖2是一個典型的高速互連系統，包括：發送器，傳輸通道和接收器。針對這種高速互

　　連系統(如RapidIO互連系統)的信號完整性測試分析，我們需要考慮三個方面：

　　1、 信號波形參數測試分析：一般用示波器測試分析發送端的信號或接收端的信號，通

　　過眼圖/模板、抖動等參數的測試分析決定是否滿足規范或設計要求。

　　2、 互連測試分析：這是從引發波形失真的源頭去測試，測試通道的差分阻抗，衰減等

　　參數，分析是否會引發信號完整性問題。

　　3、 接收性能測試：只是信號波形好不能保證整個系統誤碼率一定很低，系統一定穩定

　　和可靠，因為接收性能的好壞也是決定系統性能和穩定性的一個關鍵方面。

　　首先我們需要考慮的是信號波形參數測試分析部分。信號波形參數測試分析一方面檢測被測系統是否滿足規范或設計的要求，另一方面是幫助我們找到問題的根源。圖3是安捷倫信號波形參數分析解決方案。DSA90000A數字信號分析儀帶寬從2.5GHz到13GHz可選和帶寬可升級，采樣速率每通道高達40GSa/s，存儲深度最深每通道達1GB。DSO9000A帶寬從1GHz到4GHz可選和帶寬可升級，采用速率最高達20GSa/s，存儲深度最深達1GB(兩通道使用下每通道指標)，卓越的性能滿足RapidIO測試的要求。

　　注：測試3.125Gbps的RapidIO需要8GHz帶寬，測試2.5Gbps的RapidIO需要6GHz

　　帶寬，測試1.25GHz的RapidIO需要4GHz的帶寬。

　　圖3：安捷倫信號波形參數分析解決方案DSA90000A和DSO9000A

　　針對串行RapidIO，信號波形參數測試內容如下(以3.125G為例)：

　　表1：串行RapidIO信號品質測試規范(以3.125Gbps為例)