來源：內容由半導體行業觀察（ID：icbank）編譯自semiwiki，謝謝。 

正如大家所知道，英特爾的舊路線圖有14nm、10nm 和 7nm 工藝，其中 7nm 是第一個基于 EUV 的工藝，密度比 10nm 提高了 2 倍。英特爾最終更新了他們的路線圖，使其與三星和臺積電使用的編號方案更加一致。 英特爾有幾個版本的 10nm 工藝，原始版本（或兩個），然后是super fin和enhanced super fin版本。在新方案下，英特爾的 10nm enhancedsuper fin 版本變成了Intel 7，而之前的 7nm 工藝被Intel 4 取代。 英特爾 10nm 的晶體管密度約為每平方毫米 1 億個晶體管，這與三星和臺積電 7nm 工藝的密度一致。我也相信英特爾的enhanced super fin 工藝的性能與代工 7nm 工藝中的任何一個相比都一樣好深圳更好。因此，將英特爾的 10nm enhanced super fin 重命名為intel 7 是一個更符合代工廠數的名稱。 當英特爾宣布Intel 4 時，他們表示它將提供 20% 的每瓦性能改進和顯著的密度改進，但他們沒有提供具體數字。我認為這可能意味著他們正在放棄追求以前一直所追隨的 2 倍的密度改進，但提示表顯示它相對于 7nm 仍然是 2 倍。這會將密度置于臺積電的 5nm 和 3nm 工藝之間，因此 Intel 4 再次成為與代工廠命名約定一致的名稱。 這是否意味著intel 4 將在每平方毫米約 2 億個晶體管？這實際上是一個沒有你想象的那么直接的問題。當公司披露其流程的尺寸時，他們通常會披露小于標準單元中的值。例如，臺積電表示他們的 7nm 工藝具有 54nm 接觸多晶硅間距 ( contacted poly pitch：CPP)，但我們的戰略合作伙伴TechInsights 在實際設計中測量標準單元中的 57nm。當我們描述一個制程時，我們已經標準化的是使用在實際零件上看到的最密集的標準單元（一旦零件可用于分析）。TechInsights 于 2018 年首次看到英特爾的10nm 部件，TechInsights 將其稱為第一代。 第 1 代的 54nm CPP 與英特爾聲稱的一致。TechInsights 在 2019 年看到了同樣具有 54nm CPP 的第2 代部件（fin高于第 1 代，表明是新一代）。當英特爾推出 10nm 的super fin版本時，他們為高性能單元添加了可選的60nm CPP。TechInsights 分析了這些部件（第 3 代）并看到了 54nm 和 60nm CPP 單元。根據我們的慣例，這仍然可以計算出每平方毫米大約 1 億個晶體管。 有趣的是，TechInsights 最近對enhanced super fin 工藝（10nm 第 4 代，現在稱為 Intel 7）進行了分析。這個工藝還有一個可選的 60nm CPP，但有趣的是在標準單元邏輯中，TechInsights 只看到了 60nm CPP，沒有 54nm CPP 和更高的軌道高度。這導致計算出的密度約為每平方毫米 6000 萬個晶體管。那么intel 4 是每平方毫米 2 億個晶體管（100 x 2）還是每平方毫米 1.2 億個晶體管（60 x 2）？這值得我們繼續觀察 我的信念是每平方毫米將有 2 億個晶體管，但看看實際設計中有多少利用了這種密度將會很有趣。 提示表中有更多數據可以幫助回答這個問題。領先工藝芯片公開的CPP為50nm，最小金屬間距為30nm。當前的前沿工藝都使用單個擴散中斷，因此我們也將在這里假設。剩下的唯一問題是軌道高度，如果我假設每個單元有 1 個鰭片 5 軌道單元，那么密度大約是每平方毫米 2 億個晶體管。單個鰭單元可能需要積極的性能增強來滿足英特爾的性能要求，在此過程中還可能存在其他設計-技術-協同優化。對于沒有埋入式電源軌的 FinFET，5 軌單元是可能的，因此這可能是一種解決方案。 看看整篇論文中包含哪些其他數據將會很有趣。英特爾提供這篇論文的事實確實為英特爾有望在今年晚些時候推出英特爾 4 增加了額外的分量。

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