- 介紹了應用VHDL技術設計嵌入式全數字鎖相環路的方法。詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA予以實現。
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VHDL 數字鎖相環 FPGA
- 借助EDA工具軟件設計了一個邏輯控制部件，解決了CPU尋址空間不足、接口功能不全等問題。此基于CPLD的可重構硬件數字平臺具有可移植性，使CPU對外接器件近似透明，在更換其他類型CPU后，僅做少量軟件和硬件修改即可升級成為新系統。
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邏輯控制 EDA CPLD 電子秤
- 今天，大多數的CPLD（復雜可編程邏輯器件）都采用可減少功耗的工作模式，但當系統未使用時，應完全切斷電源以保存電池能量，從而實現很多設計者的終極節能目標。描述了如何在一片CPLD 上增加幾只分立元件，實現一個節省電池能量的系統斷電電路。
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按鍵開關矩陣 系統斷電電路 CPLD
- 利用四進程和結構化設計兩種不同的VHDL程序設計方法，對HDB3編碼器進行了設計、實現和功能分析。設計的兩種編碼器在Quartus Ⅱ7．2中進行了功能分析，并且下載到EP2C5T144C6中實現了HDB3編碼轉換功能。分析與實驗結果表明，所設計的兩種HDB3編碼器，具有好的編碼功能。其中，結構化設計的HDB3編碼器對FPGA邏輯單元、寄存器的占用分別減少了18．5％和14．8％，具有較好的資源利用特性。
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VHDL HDB3編碼器 結構化設計
- 在嵌入式系統中，花費大量的中斷源來擴展串口無疑是大量的資源浪費。針對這種情況，為了節省緊張的系統資源，本文提出一種實現高效多串口中斷方案，可以利用單一的中斷源來管理多個擴展串口，并保證多個串口中斷的無漏檢測與服務。
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多串口中斷源 電平轉換 CPLD
- 介紹了SDRAM的存儲體結構、主要控制時序和基本操作命令，并且結合實際系統，給出了一種用FPGA實現的通用SDRAM控制器的方案。
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VHDL 狀態機 SDRAM
- 本文介紹了數字下變頻的組成結構，并通過一個具體的實例，給出了FPGA實現的具體過程。
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數字變頻 VHDL FPGA
- 時鐘脈沖計數器的輸出經過3 線—8 線譯碼器譯碼其輸出信號接到八位數碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數據信息Ａ～Ｈ中哪一個，通過八選一數據選擇器的地址碼來選擇，選擇出的數據信息經七段譯碼器譯碼接數碼管的a～g 管腳。這樣八個數碼管就可以輪流顯示八個數字，如果時鐘脈沖頻率合適，可實現八個數碼管同時被點亮的視覺效果。
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八位數碼管 共陰極 CPLD
- 傳統的數字電壓表多以單片機為控制核心，采用CPLD進行產品開發，可以靈活地進行模塊配置，大大縮短了開發周期，也有利于數字電壓表向小型化、集成化的方向發展。
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電壓表 控制核心 CPLD
- SPI 接口應用十分廣泛，在很多情況下，人們會用軟件模擬的方法來產生SPI 時序或是采用帶SPI 功能模塊的MCU。但隨著可編程邏輯技術的發展，人們往往需要自己設計簡單的SPI 發送模塊。本文介紹一種基于FPGA 的將并行數據以SPI 串行方式自動發送出去的方法。
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SPI VHDL FPGA
- 文所要設計的是一種脫機型儀表硬件平臺。平臺應可以滿足一般的數據采集的實時性要求，可以靈活的適用于多種不同的應用場合，可實現多種類型信號的采集和處理，結構小巧緊湊，便于現場處理，還能與PC機或其他設備進行通信和交換數據。對此，我們構建了基于DSP和CPLD技術的硬件平臺。
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圖像采集 儀表硬件平臺 CPLD
- SDRAM的讀寫邏輯復雜，最高時鐘頻率達100 MHz以上，普通單片機無法實現復雜的SDRAM控制操作，復雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價格低等優點。因此選用CPLD設計SDRAM接口控制模塊，簡化主機對SDRAM的讀寫控制。通過設計基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機和DSP等微處理器的外部連接SDRAM，增加系統的存儲空間。
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刷新時序 CPLD SDRAM
- CPLD是復雜的PLD，專指那些集成規模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時鐘驅動、內含ROM或FLASH(部分支持在系統編程)、可加密、低電壓、低功耗以及支持混合編程技術等突出特點。而且CPLD的邏輯單元功能強大，一般的邏輯在單元內均可實現，因而其互連關系簡單，電路的延時就是單元本身和集總總線的延時(通常在數納秒至十數納秒)，并且可以預測。所以CPLD比較適合于邏輯復雜、輸入變量多但對觸發器的需求量相對較
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高速 數據采集 CPLD
- 在數字電路設計中，當需要將一輸入的窄脈沖信號展寬成具有一定寬度和精度的寬脈沖信號時，往往很快就想到利用54HC123或54HC4538等單穩態集成電路。這一方面是因為這種專用單穩態集成電路簡單、方便；另一方面是因為對輸出的寬脈沖信號的寬度、精度和溫度穩定性的要求不是很高。當對輸出的寬脈沖信號的寬度、精度和溫度穩定性的要求較高時，采用常規的單穩態集成電路可能就比較困難了。眾所周知，專用單穩態集成電路中的寬度定時元件R、C是隨溫度、濕度等因素變化而變化的，在對其進行溫度補償時，調試過程相當繁瑣，而且，電路工作
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單穩態 脈沖 CPLD
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