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基于CPLD的雷達(dá)仿真信號(hào)的設(shè)計(jì)

雷達(dá)信號(hào)的仿真是測(cè)試系統(tǒng)中必不可少的。但采用函數(shù)/任意波發(fā)生器組成測(cè)試系統(tǒng)，不僅增加系統(tǒng)成本，而且還給系統(tǒng)軟件設(shè)計(jì)增加不必要的負(fù)擔(dān)。為此，提出了一種基于CPLD的雷達(dá)仿真信號(hào)的實(shí)現(xiàn)方案，它能為機(jī)載雷達(dá)測(cè)試系統(tǒng)提供所需的多種典型的重頻脈沖及制導(dǎo)信號(hào)。
關(guān)鍵字：雷達(dá)信號(hào) 任意波發(fā)生器 CPLD

基于單片機(jī)及CPLD的B超VGA檢測(cè)工裝設(shè)計(jì)

由于B超中為了增強(qiáng)圖像分辨率，通道都比較多，大多是16、24、48、64甚至更多通道。這些通道電子元器件完全一樣，要求各通道的一致性要好，在裝整機(jī)前，最好有測(cè)試手段和方法，對(duì)所有通道能進(jìn)行測(cè)試，以去除器件本身和焊接電路板中出現(xiàn)的問(wèn)題，基于此目的，本人設(shè)計(jì)了B超檢測(cè)工裝。
關(guān)鍵字： B超檢測(cè)工裝圖像分辨率 CPLD

CPLD在爆速儀技術(shù)中的應(yīng)用

爆速儀是一種用來(lái)測(cè)量火藥爆炸速度的儀器,其性能的優(yōu)劣及穩(wěn)定性對(duì)測(cè)速的結(jié)果將有直接影響。傳統(tǒng)爆速儀的前端計(jì)數(shù)電路一般都是采用分立元器件實(shí)現(xiàn),結(jié)構(gòu)擁擠,且保密性不高。為了在滿(mǎn)足爆速儀設(shè)計(jì)的微型化的同時(shí)滿(mǎn)足較高時(shí)鐘要求,在爆速儀的前端計(jì)數(shù)模塊和自檢電路部分的設(shè)計(jì)中利用CPLD器件代替?zhèn)鹘y(tǒng)的分立元器件電路,并利用Qu-artusⅡ軟件對(duì)設(shè)計(jì)進(jìn)行仿真。
關(guān)鍵字：爆速儀計(jì)數(shù)器 CPLD

基于CPLD的FPGA快速配置電路的設(shè)計(jì)

介紹了采用CPLD和Flash器件對(duì)FPGA實(shí)現(xiàn)快速并行配置，并給出了具體的硬件電路設(shè)計(jì)和關(guān)鍵模塊的內(nèi)部編程思路。
關(guān)鍵字： FPGA配置 JTAG CPLD

基于計(jì)算機(jī)總線(xiàn)的CPLD加密電路設(shè)計(jì)

隨著軟件產(chǎn)品的廣泛應(yīng)用，對(duì)軟件的知識(shí)產(chǎn)權(quán)保護(hù)也開(kāi)始重要。軟件產(chǎn)品通過(guò)系列號(hào)碼加密，每一個(gè)軟件均有唯一的產(chǎn)品系列號(hào)碼。軟件產(chǎn)品配置加密電路板后，軟件產(chǎn)品和該產(chǎn)品軟件加密板同時(shí)售出，用戶(hù)在使用時(shí)一套軟件要配備一塊加密板，通過(guò)控制加密板，就可以保證軟件產(chǎn)品安全。
關(guān)鍵字：知識(shí)產(chǎn)權(quán)保護(hù) 加密電路板 CPLD

基于CPLD的電子秤邏輯接口設(shè)計(jì)

借助EDA工具軟件設(shè)計(jì)了一個(gè)邏輯控制部件，解決了CPU尋址空間不足、接口功能不全等問(wèn)題。此基于CPLD的可重構(gòu)硬件數(shù)字平臺(tái)具有可移植性，使CPU對(duì)外接器件近似透明，在更換其他類(lèi)型CPU后，僅做少量軟件和硬件修改即可升級(jí)成為新系統(tǒng)。
關(guān)鍵字：邏輯控制 EDA CPLD 電子秤

基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計(jì)

今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實(shí)現(xiàn)一個(gè)節(jié)省電池能量的系統(tǒng)斷電電路。
關(guān)鍵字：按鍵開(kāi)關(guān)矩陣系統(tǒng)斷電電路 CPLD

基于CPLD的高效多串口中斷方案

在嵌入式系統(tǒng)中，花費(fèi)大量的中斷源來(lái)擴(kuò)展串口無(wú)疑是大量的資源浪費(fèi)。針對(duì)這種情況，為了節(jié)省緊張的系統(tǒng)資源，本文提出一種實(shí)現(xiàn)高效多串口中斷方案，可以利用單一的中斷源來(lái)管理多個(gè)擴(kuò)展串口，并保證多個(gè)串口中斷的無(wú)漏檢測(cè)與服務(wù)。
關(guān)鍵字：多串口中斷源電平轉(zhuǎn)換 CPLD

基于CPLD的八段數(shù)碼顯示管驅(qū)動(dòng)電路設(shè)計(jì)

時(shí)鐘脈沖計(jì)數(shù)器的輸出經(jīng)過(guò)3 線(xiàn)—8 線(xiàn)譯碼器譯碼其輸出信號(hào)接到八位數(shù)碼管的陰極Vss0、Vss1、Vss2、Vss3、Vss4、Vss5、Vss6、Vss7 端。要顯示的數(shù)據(jù)信息Ａ～Ｈ中哪一個(gè)，通過(guò)八選一數(shù)據(jù)選擇器的地址碼來(lái)選擇，選擇出的數(shù)據(jù)信息經(jīng)七段譯碼器譯碼接數(shù)碼管的a～g 管腳。這樣八個(gè)數(shù)碼管就可以輪流顯示八個(gè)數(shù)字，如果時(shí)鐘脈沖頻率合適，可實(shí)現(xiàn)八個(gè)數(shù)碼管同時(shí)被點(diǎn)亮的視覺(jué)效果。
關(guān)鍵字：八位數(shù)碼管共陰極 CPLD

基于CPLD的16位高精度數(shù)字電壓表設(shè)計(jì)

傳統(tǒng)的數(shù)字電壓表多以單片機(jī)為控制核心，采用CPLD進(jìn)行產(chǎn)品開(kāi)發(fā)，可以靈活地進(jìn)行模塊配置，大大縮短了開(kāi)發(fā)周期，也有利于數(shù)字電壓表向小型化、集成化的方向發(fā)展。
關(guān)鍵字：電壓表控制核心 CPLD

基于DSP/CPLD的嵌入式儀表硬件平臺(tái)

文所要設(shè)計(jì)的是一種脫機(jī)型儀表硬件平臺(tái)。平臺(tái)應(yīng)可以滿(mǎn)足一般的數(shù)據(jù)采集的實(shí)時(shí)性要求，可以靈活的適用于多種不同的應(yīng)用場(chǎng)合，可實(shí)現(xiàn)多種類(lèi)型信號(hào)的采集和處理，結(jié)構(gòu)小巧緊湊，便于現(xiàn)場(chǎng)處理，還能與PC機(jī)或其他設(shè)備進(jìn)行通信和交換數(shù)據(jù)。對(duì)此，我們構(gòu)建了基于DSP和CPLD技術(shù)的硬件平臺(tái)。
關(guān)鍵字：圖像采集儀表硬件平臺(tái) CPLD

基于CPLD的SDRAM控制器的設(shè)計(jì)

SDRAM的讀寫(xiě)邏輯復(fù)雜，最高時(shí)鐘頻率達(dá)100 MHz以上，普通單片機(jī)無(wú)法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價(jià)格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計(jì)SDRAM接口控制模塊，簡(jiǎn)化主機(jī)對(duì)SDRAM的讀寫(xiě)控制。通過(guò)設(shè)計(jì)基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機(jī)和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲(chǔ)空間。
關(guān)鍵字：刷新時(shí)序 CPLD SDRAM

CPLD在高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

CPLD是復(fù)雜的PLD，專(zhuān)指那些集成規(guī)模大于1000門(mén)以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門(mén)電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動(dòng)、內(nèi)含ROM或FLASH(部分支持在系統(tǒng)編程)、可加密、低電壓、低功耗以及支持混合編程技術(shù)等突出特點(diǎn)。而且CPLD的邏輯單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實(shí)現(xiàn)，因而其互連關(guān)系簡(jiǎn)單，電路的延時(shí)就是單元本身和集總總線(xiàn)的延時(shí)(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測(cè)。所以CPLD比較適合于邏輯復(fù)雜、輸入變量多但對(duì)觸發(fā)器的需求量相對(duì)較
關(guān)鍵字：高速數(shù)據(jù)采集 CPLD

基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路

在數(shù)字電路設(shè)計(jì)中，當(dāng)需要將一輸入的窄脈沖信號(hào)展寬成具有一定寬度和精度的寬脈沖信號(hào)時(shí)，往往很快就想到利用54HC123或54HC4538等單穩(wěn)態(tài)集成電路。這一方面是因?yàn)檫@種專(zhuān)用單穩(wěn)態(tài)集成電路簡(jiǎn)單、方便；另一方面是因?yàn)閷?duì)輸出的寬脈沖信號(hào)的寬度、精度和溫度穩(wěn)定性的要求不是很高。當(dāng)對(duì)輸出的寬脈沖信號(hào)的寬度、精度和溫度穩(wěn)定性的要求較高時(shí)，采用常規(guī)的單穩(wěn)態(tài)集成電路可能就比較困難了。眾所周知，專(zhuān)用單穩(wěn)態(tài)集成電路中的寬度定時(shí)元件R、C是隨溫度、濕度等因素變化而變化的，在對(duì)其進(jìn)行溫度補(bǔ)償時(shí)，調(diào)試過(guò)程相當(dāng)繁瑣，而且，電路工作
關(guān)鍵字：單穩(wěn)態(tài) 脈沖 CPLD

基于Verilog HDL的RS-232串口通信在CPLD上的實(shí)現(xiàn)

為了實(shí)現(xiàn)PC機(jī)與CPLD的通信，進(jìn)行了相應(yīng)的研究。分析了RS-232C通信協(xié)議，自定義了數(shù)據(jù)包傳輸格式。根據(jù)UART模塊工作狀態(tài)多的特點(diǎn)，應(yīng)用了有限狀態(tài)機(jī)理論進(jìn)行編程實(shí)現(xiàn)。為降低誤碼率，應(yīng)用16倍頻技術(shù)，實(shí)現(xiàn)了波特率為9 600 bit／s的串口通信。在Quartus II平臺(tái)上用VerilogHDL進(jìn)行編程，并通過(guò)了VC編寫(xiě)程序的數(shù)據(jù)傳輸?shù)尿?yàn)證。研究成果為工程上PC機(jī)與嵌入式系統(tǒng)數(shù)據(jù)傳輸?shù)膯?wèn)題提供了一種解決方法。
關(guān)鍵字：有限狀態(tài)機(jī) 數(shù)據(jù)包 CPLD