針對半導體標準化活動，電子信息技術產業協會(JEITA)半導體分會、半導體技術委員會、半導體封裝產品技術專門委員會舉行了08年度活動報告會。

　　“如果不掌握半導體的EMC特性，確保電子產品的EMC性能，產品開發就會變得非常困難”——基于這種危機感展開的標準化活動就是面向EMC模擬的標準化半導體建模。在EMC方面，產品廠商和半導體廠商在共享信息的基礎上，針對半導體的EMC特性的測定方法和建模的標準化意義重大。活動的目的是確立半導體EMC特性的評測方法和模擬建模方法，推動EMC模擬工具的開發。該委員會已經向IEC提出了用以解析LSI產生的高頻噪聲傳導至印刷底板上時狀況的EMC特性建模，以及用數值模型表示半導體內部信息、隱藏設計信息的黑盒模型(Black Box Model)等。

　　報告會上，電裝公司從ASIC廠商的角度分析了EMC模型信息，并介紹了試制前問題的修改實例。與修正前的方案相比，噪聲耐性提高至1.5倍。

　　在半導體封裝中，為了利用半導體后工序實現摩爾法則，各公司正在積極開發三維封裝。同時，制定了PoP(package on package)層疊封裝的相關設計指南、翻轉測定方法及最大容許值的定義等。今后，需要通過層疊內存的更新、容量的標準化、內存的通用化及省略凸塊間距(Bump Pitch)轉接板來降低成本。

　　可靠性方面，制定了閃存的可靠性試驗規格等。比如公布了根據擦寫次數緩和數據保存時間的想法。使用閃存時，擦寫次數越多數據保存年數越少。實際使用中，如果擦寫頻率較高，短時間內數據可以復原，因此即使數據保存年數較少也不是問題。由于明確了最大擦寫次數下的最長數據保存時間，能夠讓用戶放心使用。另外，半導體元件的使用指南中追加修改了防EOS(電過載)損壞指南等。此前，因ESD(靜電氣放電)破損被產品廠商退回的半導體較多。因焊錫橋接和組裝后通電試驗時的錯誤等造成的EOS破損居多。內部調查結果顯示，大部分廠商認為ESD破損所占的比例為10%左右，而EOS破損所占的比例達到30%左右。

　　關于DRAM內存的標準化，面向2012年度確立DDR4規格，將從09年度開始實施標準化作業。為此，08年度進行了需求調查。結果顯示，設想用途依次為(1)視頻、(2)照片、(3)語音。對于內存的要求，希望降低耗電量的廠商較多。希望待機耗電量降至0.1mW以下，這是僅靠目前更新數據無法達到的水平。另外，為實現高速的隨機訪問，希望執行時間小于30ns。內存的外形尺寸方面，部分便攜設備要求減薄至0.5mm以下，估計大概與現有的內存相當。