0引 言

　　數控電火花(electrical discharge machining，EDM)機床是一種實現工件精密加工的特種加工工具。早期的電火花成型加工機床的脈沖電源電路是用分立元件組成，或者是用單片機來實現。分立元件電路設計復雜，電路調試困難，基于單片機或者是32位的嵌入式CPU的脈沖電源性能有了很大的提高，也具有了很高的智能性，但對于不同的處理器，其移植性不太好，而且如果硬件電路一旦完成就不能進行更改與升級。而采用現場可編程門陣列FPGA在很好的繼承單片機或者是嵌入式CPU設計的電源的優點的同時，還擁有一些新的特點。本文提出的方案采用的是Altera公司的cylone II芯片，將Altera提供的NIOS II處理器配置到芯片上，并在NIOS II中加入用戶自己用HDL語言編寫的可以產生PWM的用戶IP模塊后就可以產生參數化的脈沖波，即提出了一種新型的智能脈沖電源。

　　1脈沖電源的原理設計

　　數控機床的脈沖電源電路主要由脈沖發生器，隔離放大電路，直流電源電路，功率放大電路，開關電路5部分。放電脈沖的產生過程如下，首先是脈沖發生器產生高頻參數化的脈沖信號，經過光耦的隔離后，由功率推動電路進行功率放大，從而控制高頻開關管的通斷。高頻開關管的另一端接的是直流電源，該直流電經過開關管的通斷而產生高頻的放電加工脈沖電源。其核心部分即是脈沖發生器的設計。 

        2嵌入式脈沖發生器的設計

　　只有設計出了高頻率的、參數化的脈沖發生器，脈沖加工電源的精度、參數化才可以實現。該電源系統中采用的是性價比較好的Altera公司的Cyclone II序列的FPGA芯片EP2C8Q208C7。其邏輯資源足夠實現系統的功能。

　　2.1嵌入式系統硬件設計

　　系統中使用的是一種軟核式的Nios II處理器，并選擇其類型為Nios／f型。Nios II處理器是Altera的第二代FPGA嵌入式處理器，其性能超過200DMIPS。嵌入式CPU定制的過程是在Quartus II中實現的。Quartus II是Altera提供的FPGA／CPLD開發集成環境，它可以完成系統的設計與仿真。整個設計過程是：圖形或HDL編譯、分析與綜合(analysis&synthesis)、適配器件(filter)、仿真、編程文件匯編(assembler)、下載配置到FPGA。 該系統中除了采用NIOS II和一些常用的外設IP，還有一個用戶IP。用戶IP用于產生PWM的模塊pulse_generator是用VHDL編寫狀態機來實現的。其中一個模塊用狀態機實現3種狀態：分別空閑、脈寬和脈間。并由時鐘輸入、狀態控制信號以及計數器狀態來確定3種狀態之間的轉換，一般情況是在系統啟動后，由空閑狀態進入脈寬狀態后便會在脈寬、脈間2種狀態之間切換，實現連續的PWM。Pulse_generatot的另一個模塊就是Pulse_generator與Avalon總線的接口，通過該接口，可以讀寫Pulse_generator模塊中個寄存器的狀態，控制PWM脈寬與脈間的大小。在HDL編寫好用戶模塊后，用Quartus進行編譯綜合正確后，可以進行下一步的寄存器頭文件<device_name>_regs.h以及C函數的編寫，在該文件的中定義的是用戶模塊的訪問方法，提供了硬件與軟件的接口。最后將HDL文件、寄存器文件、驅動程序在SOPC Builder中將其集成成為一個完整的、具有Avalon總線接口的用戶IP。將用戶IP與Altera的IP結合起來就可以生成硬件的脈沖發生器，它的結構如圖1中所示。

　　構成過程是在SOPC Builder中添加NIOS II、pulse_generator、uart_jatg等模塊，然后在SOPCBuilder中generate生成自定制的NIOS II內核，并在工程文件.bdf文件中加入前面生成的NIOSII內核、系統時鐘引腳、延時復位、PLL等模塊，并將PWM的輸出引腳指定到FPGA的I／O口，編譯綜合后就會生成硬件系統描述的.ptf文件。以上硬件電路全部在FPGA芯片中實現，對用戶是不可見的，所以其保密性好，用戶外部可見的僅僅是電路的I／O。由于硬件電路是用HDL實現的，因此可以進行系統升級。