Altera公司對PCI Express，串行Rapid I/O和SerialLite等串行標準和協議的認可，將促進具有時鐘和數據恢復(CDR)功能的高速串行收發器的應用。這些曾在4或8位ASSP中使用的收發器現在可以集成在高端FPGA中。帶有嵌入式收發器的FPGA占據更小的電路板空間，具有更高的靈活性和無需接口處理的兩芯片方案等優勢，因此，采用這種FPGA對電路板設計者是很具有吸引力的選擇。

　　在FPGA中集成收發器使得接口電路處理工作由電路板設計者轉向芯片設計者。本文闡述在一個FPGA中集成16×3.125Gbps高速收發器所面臨的挑戰，其主要難點包括以下四個方面：平面規劃，設計方法，布版和封裝。

　　平面規劃

　　設計兩個不同的FPGA派生平面規劃：一個沒有收發器，一個具有收發器。首先設計第一個沒有收發器的器件。當需要設計具有收發器的器件時，我們重新利用第一個器件80%的平面規劃，將其右側的LVDS I/O模塊去掉，代之以收發器模塊(參見圖1)。為了減小失誤，我們先對一個具有全部功能的測試芯片進行收發器設計驗證。當收發器設計實現了性能提高時，再將16個收發器模塊全部集成到器件中去。

　　另一個難點是對晶片上高速收發器通道上的信號完整性進行優化。首選是最短通道。收發器I/O同晶片表面的針腳矩陣進行縱向連接，以避開幾個中間的金屬連接層。收發器模塊中的金屬層必須手工布線，以便于縱向連接布線。該FPGA采用TSMC的0.13mm工藝設計。