設計和仿真方法

　　FPGA構架不同，收發器的設計方法也不同，這就對集成提出了挑戰。收發器包括PLL(鎖相環)，CDR，預加重，均衡器，速率匹配器，字節對準器，8B10B編/解碼器，模式檢測器和狀態機在內的混合信號模塊。

　　設計收發器和FPGA需要新的混合信號仿真環境。首先，采用標準的SPICE網表來設計和仿真獨立的模擬信號模塊。當對多個模擬信號模塊進行仿真時，從復位喚醒至CDR鎖定，以獲得字節對準等系統級測試的仿真時間會非常長，因此需要謹慎處理。

　　為克服這些障礙，所有的模擬模塊由HDL進行表征。對具體的每一個系統級測試，那些不重要的特定模擬模塊可以用HDL模型代替，而其他模塊仍舊采用SPICE網表。這些混合HDL/SPICE模擬模塊網表同數字模塊的HDL模型(或者在一些情況下，是具有回饋時序的門級網表)一起構成了實際的系統級仿真。以上的混合信號仿真方法還利用了基于數字邏輯RTL仿真的Verilog測試標準。

　　FPGA還有另一個獨特的驗證問題。需要對FPGA設計工具(例如Quartus)所認定的數百萬個CRAM進行功能驗證。設計工具的內部數據庫和IC設計的“混合Verilog/圖表”數據庫都采用了一套共同的輸入矢量和CRAM設置。所有的仿真結果必須匹配。

　　布板集成

　　布板有兩個難點：收發器模塊同FPGA其他部分的電隔離以及收發器和FPGA的不同布線規則。

　　收發器對抖動產生和容限規范的嚴格要求使得收發器和FPGA其余部分必須進行分離。收發器模塊由一圈深N阱環繞，隔絕來自FPGA結構的噪聲，防止耦合進PLL和CDR等敏感電路。每一個收發器模塊的電源和地都有不同之處，彼此進行隔離，每一個都連接到自己的地和電源球上。

　　盡管都在同一個晶片上，FPGA和收發器的設計規則還是略有不同。對于收發器和FPGA，完全的芯片布線驗證需要分開DRC和LVS。圍繞收發器的一個環被定義為中間連接區，只有金屬導引的信號能夠穿過這一區域。一旦我們驗證了收發器和FPGA滿足DRC，則采用一個部分設計規則檢查中間連接區，以便將他們并入一個數據庫中。

　　封裝選擇

　　進行很好的封裝選擇以支持吉比特以上的速率是非常重要的。采用多層FR4材料作為基底的倒裝焊細線BGA(球狀柵格陣列)封裝可以滿足這種要求。高速I/O通道首先進行設計，其走線越短越好。此外，我們控制走線阻抗，保證高速信號通過的過孔數量最少。在晶片針腳和封裝球之間200多個重要通道的仿真實現了最佳的信號完整性。使用HFSS和Ansoft等高級建模工具來提取走線和過孔的SPICE模型。最后，還需要特別注意電源、地平面和通道以減小串擾和噪聲。

　　結語

　　在FPGA，ASSP和ASIC中集成收發器不會僅停留在3.125Gbps的速率上。下一代FPGA將嵌入運行在6.5Gbps至10Gbps的高速收發器。這種集成趨勢將隨著數據傳輸速率的提高而不斷擴大?！?/p>