摘    要：本文給出一種適用于低電壓高開關頻率升壓型DC-DC轉換器的BiCMOS驅動電路。該驅動電路采用自舉升壓技術，工作電壓最低可達1.5V，在負載電容為60pF條件下，工作頻率高達5MHz。文章詳細的介紹了此驅動電路的設計思想，并且給出了最終設計電路。
關鍵詞：低電壓；DC-DC；自舉升壓；驅動電路

引言
目前DC-DC轉換器設計技術發展主要趨勢有：(1)高頻化技術：隨著開關頻率的提高，開關變換器的體積也隨之減小，功率密度也得到大幅提升，動態響應得到改善。小功率DC-DC轉換器的開關頻率將上升到兆赫級；(2)低輸出電壓技術：隨著半導體制造技術的不斷發展，微處理器和便攜式電子設備的工作電壓越來越低，這就要求未來的DC-DC變換器能夠提供低輸出電壓以適應微處理器和便攜式電子設備的要求。
這些技術的發展對電源芯片電路的設計提出了更高的要求。首先，隨著開關頻率的不斷提高，對于開關元件的性能提出了更高的要求，同時必須具有相應的開關元件驅動電路以保證開關元件在高達兆赫級的開關頻率下正常工作。其次，對于電池供電的便攜式電子設備來說，電路的工作電壓較低(以鋰電池為例，工作電壓2.5~3.6V)，因此電源芯片的工作電壓較低。
MOS管具有很低的導通電阻，消耗能量較低，在目前流行的高效DC-DC芯片中多采用MOS管作為功率開關。但是由于MOS管的寄生電容大，一般情況下NMOS開關管的柵極電容高達幾十pF。這對于設計高頻DC－DC轉換器開關管驅動電路提出了更高的要求。
在低電壓ULSI設計中有多種CMOS、BiCMOS采用自舉升壓結構的邏輯電路和作為大容性負載的驅動電路。這些電路能夠在低于1V電壓供電條件下正常工作，并且能夠在負載電容為1~2pF的條件下工作頻率達到幾十M甚至上百MHz。本文正是采用了自舉升壓電路，設計了一種具有大負載電容驅動能力的，適合于低電壓、高開關頻率升壓型DC-DC轉換器的驅動電路。電路基于三星AHP615 BiCMOS工藝設計并經過Hspice仿真驗證，在供電電壓為1.5V、負載電容為60pF時，工作頻率能夠達到5MHz以上。

自舉升壓電路
自舉升壓電路的原理圖如圖1所示。所謂自舉升壓原理就是，在輸入端IN輸入一個方波信號，利用電容Cboot將A點電壓抬升至高于Vdd的電平，這樣就可以在B端輸出一個與輸入信號反相，且高電平高于Vdd的方波信號。
而實際上，B點電位與負載電容和電容Cboot的大小有關，可以根據設計需要調整。具體關系將在后面介紹電路設計時詳細討論。在 圖2中給出了輸入端IN電位與A、B兩點電位關系的示意圖。

驅動電路結構
圖3是驅動電路的原理圖。驅動電路采用Totem輸出結構設計，上拉驅動管為NMOS管N4、晶體管Q1和PMOS管P5，下拉驅動管為NMOS管N5。圖3中CL為負載電容，Cpar為B點的寄生電容。虛線框內的電路為自舉升壓電路。
本驅動電路的設計思想是，利用自舉升壓結構將上拉驅動管N4的柵極(B點)電位抬升，使得UB>Vdd+VTH，則NMOS管N4工作在線性區，使得VDSN4 大大減小，最終可以實現驅動輸出高電平達到Vdd。而在輸出低電平時，下拉驅動管本身就工作在線性區，可以保證輸出低電平位gnd。因此無需增加自舉電路也能達到設計要求。
考慮到此驅動電路應用于升壓型DC-DC轉換器的開關管驅動，負載電容CL很大，一般能達到幾十pF，因此還需要進一步增加輸出電流能力。所以增加了晶體管Q1作為上拉驅動管。這樣在輸入端由高電平變為低電平時，Q1導通，由N4、Q1同時提供電流，OUT端電位迅速上升，當OUT端電位上升到Vdd-VBE時，Q1截止，N4繼續提供電流對負載電容充電，直到OUT端電壓達到Vdd。
在OUT端為高電平期間，A點電位會由于電容Cboot上的電荷泄漏等原因而下降。這會使得B點電位下降，N4的導通性下降。同時由于同樣的原因，OUT端電位也會有所下降。使輸出高電平不能保持在Vdd。為了防止這種現象的出現，又增加了PMOS管P5作為上拉驅動管，用來補充OUT端CL的泄漏電荷，維持OUT端在整個導通周期內為高電平。

設計中需要注意的問題及
仿真結果
電容Cboot的大小的確定
Cboot的最小值可以按照以下方法確定。在預充電周期內，電容Cboot 上的電荷為VddCboot 。在A點寄生電容(計為CA)上的電荷為VddCA。因此在預充電周期內，A點的總電荷為:
    (1)
B點電位為gnd，因此在B點的寄生電容Cpar上的電荷為0。
在自舉升壓周期，為了使OUT端電壓達到Vdd，B點電位最低為VB＝Vdd＋Vthn。因此在B點的寄生電容Cpar上的電荷為：
       (2)
忽略MOS管P4源漏兩端電壓，此時Cboot上的電荷為VthnCboot ，A點寄生電容CA的電荷為(Vdd+Vthn)CA。A點的總電荷為：
   (3)
同時根據電荷守恒又有：
                    (4)
綜合式(1)~(4)可得：
 
         (5)
從式(5)中可以看出，Cboot隨輸入電壓變小而變大，并且隨B點電壓VB變大而變大。而B點電壓直接影響N4的導通電阻，也就影響驅動電路的上升時間。因此在實際設計時，Cboot的取值要大于式(5)的計算結果，這樣可以提高B點電壓，降低N4導通電阻，減小驅動電路的上升時間。
PMOS管P2、P4的尺寸問題
將公式(5)重新整理后得：
   (6)
從式(6)中可以看出在自舉升壓周期內， A、B兩點的寄生電容使得B點電位降低。在實際設計時為了得到合適B點電位除了增加Cboot外，還要盡量減小A、B兩點的寄生電容。因此在設計時，預充電PMOS管P2的尺寸盡可能的取小，以減小寄生電容CA。而對于B點的寄生電容Cpar來說，主要是上拉驅動管N4的柵極寄生電容，MOS管P4、N3的源漏極寄生電容只占一小部分。由于在前面的分析中忽略了P4的源漏電壓，因此設計時就要盡量的加大P4的寬長比，使其在自舉升壓周期內的源漏電壓很小以致可以忽略。但是P4的尺寸又不能太大，要保證P4的源極寄生電容遠遠小于上拉驅動管N4的柵極寄生電容。
阱電位問題
如圖3所示，PMOS器件P2、P3、P4的N-阱連接到了自舉升壓節點A上。這樣做的目的是，在自舉升壓周期內，防止他們的源/漏--阱結導通。而且這還可以防止在源/漏--阱正偏時產生由寄生SRC引起的閂鎖現象。
上拉驅動管N4的阱偏置電位要接到它的源極，最好不要直接接地。這樣做的目的是消除襯底偏置效應對N4的影響。
Hspice仿真驗證結果
在表1中給出了驅動電路在不同工作電壓、不同負載條件下的上升時間tr和下降時間tf 的仿真結果。在圖4中給了電路工作在輸入電壓1.5V、工作頻率為5MHz、負載電容60pF條件下的輸出波形。
結合表1和圖4可以看出，此驅動電路能夠在工作電壓為1.5V，工作頻率為5MHz，并且負載電容高達60pF的條件下正常工作。它可以應用于低電壓、高工作頻率的DC－DC轉換器中作為開關管的驅動電路。
結語
本文采用自舉升壓電路，設計了一種BiCMOS Totem結構的驅動電路。該電路基于三星AHP615 BiCMOS工藝設計，已應用于某種高性能升壓型DC-DC芯片，并已投片。■

參考文獻
1 P.C. Chen, J.B. Kuo Sub-1V CMOS large capacitive-load driver circuit using direct bootstrap technique for low-voltage CMOS VLSI, ELECTRONICS  LETTERS  14th  March 2002, Vol.38  No.6 ,pp265~266
2 Kiat-Seng Yeo, Jian-Guo Ma, Manh-Anh Do, Ultra-low-voltage bootstrapped CMOS driver for performance applications, ELECTRONICS  LETTERS  13th  April 2000, Vol.36  No.8 , pp706~708