在一個芯片大批量上市以前，首先必須保證可以生產并有適當的成品率。為了滿足90nm及以下技術制造的要求，必須采用新的方法彌補設計與制造之間的鴻溝。Synopsys公司DFM事業部總監Srinivas Raghvendra 對該領域的關鍵技術進行了闡述。
　　半導體行業正處于一個前所未有的變革時期，對“摩爾定律”的不懈追求帶來了層出不窮的物理和經濟挑戰，而且這些挑戰往往看起來是無法克服的。現在，硅元件的特征尺寸甚至是硅元件之間的間距都已經小于用于硅元件制版的光的波長。一旦制版完成，材料特性和電氣特性可能會極大程度地改變芯片的性能和可靠性。
　　這些光蝕刻技術和材料效應相結合，在130nm技術的加工中形成了難以逾越的難題。成品率以螺旋曲線下滑，數據量則呈指數曲線上升，掩模成本急劇增加。在這個富有挑戰意義的技術轉折點上，產品的生產過程比預期的速度要慢得多。展望90nm和65nm制作工藝的未來，新的光蝕刻設備、機械應力和材料效應使高的成品率更難以實現。
　　毫無疑問，許多設計人員都質疑這項先進技術的代價是否合理。然而，在半導體制造這個全新的領域，設計人員將比以往擁有更大的機會對制造的成本和成功產生影響。
　　重新看待設計Tapeout
　　一般情況下，設計人員都致力于用一個已經經過仿真和驗證的數據庫來進行芯片的tapeout，以達到特定的時序性能和功耗。Tapeout的過程一般也是設計人員能夠控制集成電路產品上市時間的最后環節。但是，在130nm及以下技術中，Tapeout還不是最后的一步。在該技術生產下，設計的特性會極大地影響芯片的可制造性和成品率。在大批量生產芯片上市以前，必須有適當的成品率進行生產。把這段達到所需成品率的時間和傳統的出產時間相加，才是真正的產品上市時間。
　　因此，希望達到先進生產工藝的設計人員應問自己兩個問題：我的芯片可以制造嗎？如果能夠制造，是否能按所需的成品率進行制造？
　　一般情況下，設計人員要回答這兩個問題并不容易。成品率的問題一直存在于制造領域中。設計人員忙于解決功率、測試和時序的問題，沒有時間、精力或愿望成為制造專家。但是，如果制造商要試圖通過改變數據庫的后GDSII認可來控制成品率，那么芯片有可能達不到期望的性能指標。對許多產品來說，設計人員和制造人員在不同的地方、不同的公司工作。因此，這兩個領域之間始終存在一定隔閡。
　　對于設計人員來說，盡管跨過這段隔閡考慮技術的效果幾乎是不可能完成的任務，但事實上這只是在芯片設計復雜的演變進程中必然經歷的下一個發展階段。
　　設計的演變
　　在上世紀80年代末，一項芯片設計中只包含大約兩萬個門電路。在芯片設計交付ASIC供應商進行物理實現前，當時的設計人員一般都要采用邏輯綜合工具來確認寄存器轉換級(RTL)數據庫。這樣設計出的芯片性能就能符合設計要求。在進入90年代后，情況開始有所改變。門電路的數量向百萬門級演進，在整個芯片時序中，互連時延成為一個關鍵性的因素。使用RTL數據庫的設計人員發現，從ASIC制造商收回芯片的時間延遲越來越長，而且芯片還可能達不到預期的性能。為了解決這些問題，越來越多的設計人員開始自己進行物理特性綜合分析，通常是采用EDA供應商提供的一整套全新的物理特性綜合分析工具。
　　與上述情況類似，隨著硅制造效應越來越嚴重地影響了設計的成功率，設計人員開始向EDA供應商尋求能在設計流程中“嵌入”制造和成品率效應的工具(見圖1)。而且，這也成為EDA供應商所要采取的下一個步驟，以期與制造商和設備供應商建立合作伙伴關系，從而提供這樣的解決方案。
　　通過采用新的方法，設計和制造人員能夠減少設計數據量和掩模成本，改善設計性能，允許更高效的化學和機械拋光(CMP)。 其目的在于提高成品率，防止對性能造成不利影響。
　　設計流程中的CMP技術
　　CMP技術多年來作為制造工藝的標準組成部分，可以用來保持蝕刻后的表面平整或平坦，包括鋁和銅的鍍化。這種平整技術起初是為了增加可靠性。
　　不過，在今天看來，CMP可能會引起成品率方面的挑戰。CMP的速度與局部互連的密度是一個函數關系。因此，對于不同介質或銅互連來說，就會產生厚度變化。為避免這樣的問題，許多制造商開始插入偽金屬填充物，對互連版圖密度進行平均。而這些填充物是由芯片空閑區域中的片狀材料組成，并在后處理過程中插入。
　　但是，金屬填充物會影響芯片的時序、信號完整性甚至功能。出于對平坦度的嚴格控制，要求偽片狀材料放置到靠近功能部件的地方。這樣有可能導致功能導線間的信號耦合，從而形成額外的寄生效應。片狀材料的存在還會改變電容值。CMP的凹化處理將改變導線電阻，而且介質材料厚度的變化也會改變信號的寄生效應。如果沒有采取正確的模型，將直接影響到良率(見圖2)。
　　在布局和出產期間，設計人員可以用插入金屬填充物的方法來控制CMP對成品率和性能的影響，然后準確抽取寄生效應。如果抽取足夠準確，設計人員在制造前就能針對這些效應進行設計。Synopsys在Astro布局和布線工具、Hercules DRC工具和Star-RCXT抽取工具中，支持金屬填充物的插入。
　　以提高成品率為目的的設計布局
　　應用130nm技術加工制造的銅特性和蝕刻效應會引起許多連結及連線結構等功能性問題。不過，這些問題可以借助于以提高成品率為目的的設計布局來解決。
　　130nm是第一代“深亞波長”的技術，其線寬和間距都要比目前可用的蝕刻工具的波長小。亞波長蝕刻的問題之一在于，線與線之間靠得太近，從而影響到彼此的可印制性。通過創建“最小”和“推薦”間距的布局可以解決這一問題。這種以提高成品率為目的的布局要求走線分離得更遠，但同時又不要影響整體面積(見圖3)。
　　與前幾代技術采用的鋁互連相比，先進的銅互連技術具有更為優秀的可靠性。熱循環現象會導致銅互連線產生空隙，從而降低在較長互連線中產生的拉應力。這些空隙最有可能在通孔的底部形成，從而使通孔成為引發良率和可靠性問題的首要因素。
　　這個問題同樣可以通過以提高成品率為目的的布局來解決。設計人員應盡可能在同一層面走線，以避免不必要的通孔。然而，當必須放置通孔時，優化布局與布線工具能夠插入一些冗余的通孔，即在只需一個通孔時放置兩個或三個通孔。這樣，即使在某一通孔出現了空隙時，也能夠保持接觸，從而提高了成功接觸的概率，因此可在設計進入實際生產中提高成品率。
　　目前，像Synopsys的Astro這樣的先進布局布線工具已經考慮到這些效應，并支持導線擴展和冗余通孔的插入。通過使用這些把產品可生產因素考慮在內的布局布線工具，設計人員可以大大改進設計的性能。
　　利用低成本光學逼近糾正法(OPC)技術降低掩模成本
　　對于許多正在轉向130nm以下技術的公司來說，先進掩模的成本一直是一個重要的問題。130nm的商業掩模模具的均價為75萬美元，而90nm預計將超過100萬美元。
　　掩模模具的主要成本取決于掩模的刻板時間。掩模刻板設備的成本在1,500~2,500萬美元之間，而且必須在刻板運行期間分期攤銷。而先進的掩模將設計圖案分解為簡單的圖形，由刻板設備每次分別刻入這些圖形。刻板掩模的時間與一項設計必須分解成的圖形數量成正比，從而與頂點的數量成正比。因此，頂點越多，掩模成本越高。
　　在130nm技術下，為單個IC開發的掩模有近70%的地方需要使用OPC。將這些OPC特性用于掩模中來“校正”硅圖像，使之能更好地與原始設計布局的意圖相匹配。Synopsys的OPC工具Proteus采用一個特定的“容差”以提供這些特性，該“容差”表明了圖像與布局間的最大差值。
　　現在的標準做法是，在整個芯片層上應用相同容差的OPC。一般情況下，Tapeout的工作人員將這個容差設置為最小值，以便創建保真度最高的硅圖像。不過，這種全局范圍的應用可能造成文件大小呈指數增長。在圖4(A)中所示的例子中，文件超過了原始文件大小的5倍，因此會增加相應的掩模制作時間。
　　但是，并不是在給定層的每個圖形都需要進行這樣的校正。例如，寬線的印刷質量就要優于臨界MOSFET的質量。一般情況下，OPC工具并不具備區別這兩種特性的技術。不過，設計者的意圖可以用來創建OPC應用中的容差裕量。通過應用能滿足蝕刻要求的最少的OPC，用戶可以實現低成本的OPC。利用設計意向，OPC應用設計人員可以判定臨界尺寸(CD)最有可能影響芯片性能的功能部件。在這些功能部件上，OPC被調整到最大性能。而對于其他所有的非臨界圖案，則在應用OPC時要采用更為寬松的臨界尺寸裕量。這樣可以顯著減小文件規模和掩模數量。在圖4(B)中，應用OPC的文件只比原始文件大15%，因此芯片性能不會受到很大影響。
　　除了使用低成本OPC來最大程度地降低掩模成本外，設計裕量的方法也可用來為單元和芯片布局創建改進的設計規則，從而把破裂變形降到最低，改進掩模檢查標準。
　　在掩模和晶圓檢驗時應用設計意向
　　掩模和晶圓的測量是一項昂貴且難度很高的工藝。目前，掩模和晶圓制造商在進行測量時，必須在單個掩模或單個晶圓上，檢查成百萬個圖案。這與掩模刻板相似，用于執行檢查過程的工具相當昂貴，因此必須進行有效的應用。
　　目前，檢驗是以黑盒子的模式進行，無法充分利用這些特性的重要性(見圖5(A))。
　　通過采用裕量組合(如前所述)和設計意向的方式，掩模和晶圓的檢查可以得到大大改進。設計意向確定了指定集成電路中各種性能的位置。這樣，檢驗人員就能理解芯片上的公司標識與臨界晶體管之間的區別。例如，在了解性能A(見圖5(B))比性能C處于一個更為關鍵的區域后，檢驗人員就可以只對性能A附近的區域進行高精密、耗時長的檢查，而對于芯片上的其他區域則執行較為寬松的檢查。
　　為了實現更為智能化的檢查，從而降低NRE費用，制造商需要理解由設計人員設計的各項性能的臨界性。但是，由于設計人員需要對該設計信息進行保密，因此該信息可通過用于實現出產的工具和模型進行傳遞，并在設計直至制造的全過程實施。
　　設計為本的方法
　　上述例子是Synopsys公司為改進成品率所提出的眾多技術解決方案中的幾個范例。如果堅持采用以設計為本的方法進行生產，許多困擾半導體工業的良率和制造問題甚至可以在發生前就能解決。
   如果一開始就采用這些方法，設計人員不僅可以為當前項目的成功做好準備，還能為未來的設計打下堅實基礎。展望90nm和65nm技術，這些以設計為本的方法只會變得更加重要。窄線寬和密間距會產生一系列機械應力、信號完整性、光掩模和蝕刻方面的問題，要想克服這些挑戰就必須采用高度智能化的設計。 ■