全球知名的電子設計創新領導者Cadence設計系統公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統和芯片公司在16納米FF+的先進制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節約。

　　目前在開發16 FF+工藝的過程中，Cadence的IP產品組合包括了在開發先進制程系統單芯片中所需的多種高速協議，其中包括關鍵的內存、存儲和高速互聯標準。IP將在2014年第四季度初通過測試芯片測試。有關IP產品和銷售時間的詳細信息，客戶可聯系Cadence當地的銷售人員

　　Cadence在今天還宣布了其針對16納米FinFET+制程的數字實現、簽收和定制/模擬設計工具已獲得臺積電認證，詳細內容，請點擊Click here

　　臺積電設計基礎架構市場部高級總監李碩表示：“我們16納米FinFET+制程對于下一代單芯片設計至關重要，它們平衡了設計中性能、功耗和面積的難題。作為臺積電長期可信任的合作伙伴，我們相信在這一新制程被廣泛采用的過程中，Cadence提供的驗證過的工具和IP會扮演非常重要的作用。”

　　Cadence高級副總裁和IP部門總經理Martin Lund指出：“我們針對16納米FinFET+制程的豐富IP組合將使設計團隊能快速進入下一代系統單芯片的設計、并體驗到新FinFET制程的性能和功耗優勢。”