引言

HDLC(高級數據鏈路控制)廣泛應用于數據通信領域，是確保數據信息可靠互通的重要技術。實施HDLC的一般方法通常是采用ASIC器件或軟件編程等。

HDLC的ASIC芯片使用簡易，功能針對性強，性能可靠，適合應用于特定用途的大批量產品中。但由于HDLC標準的文本較多，ASIC芯片出于專用性的目的難以通用于不同版本，缺乏應用靈活性。有的芯片公司還有自己的標準，對HDLC的CRC(循環冗余碼校驗)序列生成多項式等有不同的規定。專用于HDLC的ASIC芯片其片內數據存儲器容量有限，通常只有不多字節的FIFO(先進先出存儲器)可用。對于某些應用來說，當需要擴大數據緩存的容量時，只能對ASIC再外接存儲器或其他電路，ASIC的簡單易用性就被抵銷掉了。HDLC的軟件編程方法功能靈活，通過修改程序就可以適用于不同的HDLC應用。但程序運行占用處理器資源多，執行速度慢，對信號的時延和同步性不易預測。純軟件HDLC一般只能用于個別路數的低速信號處理。

FPGA采用硬件技術處理信號，又可以通過軟件反復編程使用，能夠兼顧速度和靈活性，并能并行處理多路信號，實時性能能夠預測和仿真。

DSP采用軟件技術處理信號，也可以反復編程使用。DSP、FPGA芯片雖成本略微高于ASIC芯片，但具有貨源暢通、可多次編程使用等優點。在中小批量通信產品的設計生產中，用FPGA和DSP實現HDLC功能是一種值得采用的方法。

HDLC的幀結構和CRC校驗

為了使FPGA的設計能夠實現HDLC的基本功能并能按照各項標準的規定靈活采用不同的CRC校驗算法，首先看一下HDLC基本的幀結構形式。

HDLC是面向比特的鏈路控制規程，其鏈路監控功能通過一定的比特組合所表示的命令和響應來實現，這些監控比特和信息比特一起以幀的形式傳送。以下是ISO/IEC3309標準規定的HDLC的基本幀結構。

其他的HDLC標準也有類似的幀結構。每幀的起始和結束以7E(01111110)做標志，兩個7E之間為數據段(含地址數據、控制數據、信息數據)和幀校驗序列。幀校驗采用CRC算法，對除了插入的零以外的所有數據進行校驗。為了避免將數據中的7E誤為標志，在發送端和接收端要相應地對數據流和幀校驗序列進行插零及刪零操作。

用FPGA+DSP實現HDLC功能

對FPGA器件進行功能設計一般采用的是ToptoDown(從頂到底)的方法，亦即根據要求的功能先設計出頂層的原理框圖，該圖通常由若干個功能模塊組成。再把各個模塊細化為子模塊，對較復雜的設計還可把各子模塊分成一層層的下級子模塊，各層的功能可以用硬件描述語言或電路圖來實現。

DSP的設計則是按軟件順序執行的方法，主函數調用子函數，還可以把子函數分成下級子函數，目前的DSP設計軟件主要是用C語言來完成。

HDLC協議操作由FPGA、DSP共同完成：HDLC接收端：首先由FPGA來收數據，之后判斷幀頭“7E”及本機地址，如果是發給本機的數據，則對后續數據進行判斷，如果有5個連“1”且后一位數據為“0”則將其后的一個“0”刪除，刪零后將數據存入FIFO中，收到幀尾“7E”時給出收結束標志;然后由DSP讀收結束標志，如果標志為“1”讀空FIFO，清標志位，將數據內容進行CRC校驗。

HDLC發送端：首先由DSP將數據寫入FPGA的FIFO之后，DSP給出標志;FPGA收到標志后，先發送幀頭“7E”，然后發送數據，如果數據中有5個連“1”則在其后插入1個“0”，數據發送結束后發送幀尾“7E”。

FPGA設計

FPGA中實現的主要是鏈路層協議完成HDLC數據接口的收發，并完成與DSP的數據交互，該電路由接口模塊interface、HDLC數據發送模塊transmitter和HDLC數據接收模塊receiver三部分組成。

FPGA接口模塊interface

interface模塊的主要功能是：DSP通過數據、地址總線和讀寫信號向FPGA讀寫并行數據。

在本例中數據總線的寬度取決于所使用的DSP的數據位。由于目前DSP處理器的多為64位或32位，而完成數據交互使用8位就夠了，因此這里采用8位的數據總線cpu_data[7..0]。地址總線包括譯碼選通發送FIFO和接收FIFO的寄存器地址，命令寄存器和狀態寄存器。

對于DSP來說，FPGA可以看成是一個普通芯片，通過片選CS/、讀寫信號RD/和WR/，就可以選中FPGA并對其進行讀寫操作。

當FPGA需要向DSP傳遞信息時，中斷信號輸出端interrupt/變為低電平，DSP響應后可到FPGA中的狀態寄存器去讀取詳細的中斷信息并做出相應的處理。

FPGA數據發送模塊HDLC_Send

HDLC_Send模塊的主要功能是：對HDLC產生內部數據發送時鐘tx_clk;鎖存DSP寫入FIFO的發送數據并按指定時序啟動發送;在發送數據段前加上7E起始標志;對發送的數據及CRC計算結果進行插零操作并附上7E結束標志把結果輸出(見圖1)。

txhdlc模塊由發送數據子模塊、標志數據插零子模塊及“7E”發送等模塊組成。

HDLC的數據發送時鐘tx_clk由外部輸入時鐘分頻得到，能以高于比特發送的速度執行對內部操作。

待發送數據是由外DSP通過interface模塊寫入指定地址的緩沖存儲器的。在HDLC中，可以選用的緩沖存儲器類型有FIFO存儲器、DPRAM存儲器、移位寄存器等。在本設計中，發送數據的存儲使用的FIFO存儲器。使用這種寄存器的優點是：只對一個FIFO入口地址進行操作，簡化FPGA設計。DSP向FPGA寫完數據后，向狀態寄存器寫標志，表示數據發完可以發送，

發送的數據CRC的計算結果附在數據后面，再經插零后附上7E標志就可輸出。發送數據子模塊監視著每一個串行移出的數據，當發現數據流中出現5個連“1”時，就輸出控制信號1f_detect/暫停數據移位，此時子模塊zero_insert向數據流插入一個0比特。數據發送完畢后，“7E”發送子模塊發出7E作為結束標志，同時清除標志位。

FGPA數據接收模塊HDLC_Receiver

HDLC_Receiver模塊的主要功能是：接收HDLC數據和時鐘，并用時鐘采樣數據;在接收的數據流中檢測有無“7E”及本機地址標志，如果有則接收數據，當檢測到數據流中有“1F”信號，并后一個數據是“0”時，對數據進行“刪零”操作;對經“刪零”后的數據寫入收FIFO;收到尾“7E”后，置收標志位，向interface模塊發出rx_data_ready信號，當DSP通過中斷接收到結束標志后，讀入數據，清標志位，檢查CRC校驗值是否正確。

rxhdlc模塊由接收數據子模塊rx_data、標志檢測子模塊7e_detector、數據刪零子模塊zero_delete等組成。對比HDLC_receive模塊和HDLC_Send模塊，雖然兩者一些子模塊的功能是相逆的，但原理類似，不再重復說明。在HDLC_Receiver模塊中采用了FIFO來作為HDLC接收數據緩存器，因此FPGA內部收數據和DSP讀數據通過各自的讀寫口進行。

FPGA中的接收超時判斷功能

當由于意外情況在總線上出現不完整數據時，需對接收數據進行超時判斷，已防止在收到幀頭“7E”后長時間未收到后續數據或尾“7E”時，死等數據，導致錯判，使用的策略是：當收到“7E”及本機地址后，啟動計數器，計數時間長于最長幀一倍左右，如果從計時開始到計時結束未收到“7E”則判超時，重新接收數據;而如果在計時時間內收到“7E”則清零計數器，將數據存入收FIFO。

DSP軟件的內容主要包括send模塊和receive模塊和CRC校驗模塊。

DSP功能

DSP中的功能主要分為HDLC接收，HDLC發送。

DSP中的HDLC接收

DSP從FPGA接收到完成收標志后，接收數據，然后清FPGA標志位，將接收到的數據進行CRC校驗后解幀，根據數據幀內容完成相關操作。

DSP中的HDLC發送

DSP將數據發送給FPGA，發送結束后，置FPGA發送完成標志位。DSP完成收數后還要進行CRC校驗及解幀等操作，這就要根據具體的協議進行。

具體實現

根據上述設計方法，已成功地實現了HDLC電路的設計。設計輸入在Altera公司的Quartus8.0版本及CCS3.0的軟件平臺上進行。首先考慮擬設計的電路需要多少內部存儲器、工作速率多少、對外部處理器的接口有何要求等。根據這些考慮，以電路圖及DSPC語言結合的方法進行設計輸入。對于時序電路，主要采用電路圖輸入的方法。

FPGA芯片選用的是Altera公司的ACEX1K系列。該系列是Altera公司面向通信和消費類數字產品推出的低功耗、高密度的高性能FPGA集成電路，具有可與ASIC相比擬的價位。DSP使用TI公司TMS320C5416，該芯片集成度高，結構簡單，體積小可靠性高，價格低，可以裝入各種儀器儀表及控制裝置中，易于產品化。設計出的具有HDLC功能的FPGA芯片已應用于導航設備樣機的有線通訊鏈路中，成功實現了雙向數據通信。

結語

基于軟件編程與FPGA來共同實現HDLC協議，方法靈活、速度快。適合于DSP+FPGA的數字硬件平臺的接口設計，實現后可靠有效。