一種基于FPGA的自適應譜線增強系統的設計
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流水線結構中調用乘法器的VHDL代碼如下：
4 仿真結果分析
VHDL程序在QuartusⅡ軟件上部分仿真結果如圖6所示，圖中仿真數據以十進制表示。因為仿真結果不便于繪制類似Matlab中的圖形，將仿真結果的數據與Matlab仿真結果進行對比。通過行比較，發現處理結果在大體上與Matlab相一致，但是在幅度上整體有些衰減，這是由于FPGA中將處理結果的低位進行截尾處理，而Matlab仿真環境使用浮點形式、數據位數長，處理精度遠高于FPGA，FPGA設計中存在較大的截尾誤差。該仿真結果表明，基于：FPGA實現ALE是切實可行的。
5 結 語
系統采用FPGA芯片加上少量的外圍電路，完成了信號的自適應譜線增強。通過調用FPGA片內乘法器和片內存儲器，完成了LMS算法的自適應譜線增強，仿真結果與理論相符合。現代數字信號處理算法大多要進行大量的乘法運算，調用FPGA片內乘法器是實現這些算法的快速高效而又經濟的手段，這使得復雜信號處理算法在FPGA上實現成為可能。流水線結構是硬件設計中犧牲資源以提高速度的有效手段，有效地利用流水線可以顯著地提高資源利用率和處理速度。該設計可以實現高速、準確地譜線增強，在需要濾除寬帶噪聲提取單根譜線的領域具有一定的現實意義。
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