2.5 時鐘產生模塊：

　　通過使用PLL(鎖相環) 資源為FPGA 內部的時序元件提供穩定的時鐘以及為SDRAM 提供可靠的時鐘，本設計中為100MHz 。

　　1 SDRAM 控制接口模塊：該模塊主要完成對SDRAM 的命令解碼、初始化配置等。

　　2 數據通路模塊：

　　根據模式寄存器的模式字及對用戶指令的分析結果，使SDRAM 的地址及數據和相應的操作指令在時序上同步。

　　3 仿真驗證

　　使用Modesim 軟件[6]對多端口SDRAM 控制器進行仿真驗證，得到的SDRAM 讀寫信號仿真波形圖時序合理、邏輯正確，可以從多個緩存FIFO 輪流地向SDRAM 以頁突發模式進行讀寫操作，有效利用了SDRAM 的帶寬，而數據采集和數據顯示模塊可以在不受SDRAM 操作時序影響的情況下，連續地向緩存FIFO 中存取數據。仿真波形如圖3 所示：

　　將該控制器集成到視頻數據采集顯示系統的設計中，經QuartusII 分析綜合，生成的網表文件下載到FPGA 芯片上，并將數字攝像頭和VGA 顯示器連接好，進行實際硬件驗證，幾經調試，該系統已能夠成功運行并且達到了良好的實時顯示效果。

　　4 結 論

　　本文使用狀態機的設計思想，采用Verilog 硬件描述語言設計實現了一種基于FPGA 的，可用于多數據緩存的、高效利用SDRAM 帶寬的多端口SDRAM 控制器。

　　本文作者創新點：設計實現的SDRAM 控制器能夠完成多端口數據緩存，充分利用了SDRAM 的有效帶寬，提高了存取速度，只要稍加修改就可以應用到圖像處理，視頻監控等需要高速多數據緩存的場合，可重用性好。