現在高速高密電路中，串擾問題越來越嚴重。對于電路的抗干擾性能設計，也是很多工程師很頭痛的問題，這也是一個非常復雜的技術問題。對于PCB設計而言，主要做好以下幾點，即可以在很大程度上減少信號受到的干擾。

1. 增大布線空間距離

設計意義：

• 增大信號之間的間距可以減少電磁場耦合，降低串擾（Crosstalk）效應。

• 在高密度設計中，雖然空間有限，但關鍵信號（如時鐘線、高速總線）應盡量優先分配較大的間距。

補充建議：

• 對于高速差分對，如LVDS、USB、HDMI等，差分對之間的距離應遠大于差分對內部的線間距（常用3W規則）。

• 使用布線工具中的串擾分析功能，標記關鍵布線區域。

  
  

串擾是兩條信號線之間的耦合、信號線之間的互感和互容引起線上的噪聲。容性耦合引發耦合電流，而感性耦合引發耦合電壓。PCB板層的參數、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。

串擾是信號完整性中最基本的現象之一，在板上走線密度很高時串擾的影響尤其嚴重。我們知道，線性無緣系統滿足疊加定理，如果受害線上有信號的傳輸，串擾引起的噪聲會疊加在受害線上的信號，從而使其信號產生畸變。

串擾是由電磁耦合引起的，耦合分為容性耦合和感性耦合兩種。

根據電磁波傳播的自由空間傳播模型，信號的強度隨著距離的增加呈平方反比衰減。

串擾是指當信號在傳輸線上傳播時，因電磁耦合對相鄰的傳輸線產生的不期望

的電壓噪聲。

容性耦合是由于干擾源（Aggressor）上的電壓變化在被干擾對象（Victim）上

引起感應電流從而導致的電磁干擾；

而感性耦合則是由于干擾源上的電流變化產生的磁場在被干擾對象上引起感應電壓從而導致的電磁干擾。因此，信號通過一導體時會在相鄰的導體上引起兩類不同的噪聲信號：容性耦合信號和感性耦合信號。

2. 數模信號分區域

設計意義：

• 數字信號因開關頻率高，噪聲頻譜寬，對模擬信號容易造成干擾。

• 分區域設計能減少耦合干擾，改善信號完整性和電磁兼容性（EMC）。

補充建議：

• 數字區域和模擬區域在電路上應物理隔離，并且盡量減少跨區域布線。

• 如果必須跨區域，則要確保跨區域的布線使用單點接地，避免形成地回路。

  
  

數字信號電平有較強的抗干擾能力，而模擬信號的抗干擾能力很差。舉個例子，3V 電平的數字信號，即使接收到 0.3V 的串擾信號，也可以容忍，不會對邏輯狀態產生影響。但在模擬信號領域，有些信號極微弱，例如 GSM 手機的接收靈敏度能夠做到-110dBm 的指標，僅相當于 0.7uV 的正弦波有效值。在 LNA 前端即使接收到 uV 數量級的帶內干擾噪聲，也足以使基站接收靈敏度大幅度劣化。這種輕微干擾可能來自數字控制信號線或電源地線上的細小的噪聲。
從系統的觀點來看，數字信號一般只在板上或框內傳送。比如內存總線信號、電源控制信號等，只要保證從發送端到接收端接收到的干擾不足以影響邏輯狀態的判別即可。而模擬信號需要經過調制、變頻、放大、發射、空間傳播、接收、解調等一系列過程才能被回復。在此過程之中噪聲不斷地跌價到信號上，從系統的角度來講必須保證最終的信噪比滿足要求才能正確解調。最大的干擾來自空間傳播的衰減和噪聲，為了達到更好的通訊性能，必須盡可能減小板內互連引入的串擾。
因此可以認為，模擬信號對串擾的要求比數字信號高幾十倍，甚至有可能達到幾萬倍。

3. 信號網絡不要穿過高速IO接口

設計意義：

• 高速接口的插拔動作可能產生瞬態干擾（如ESD、電磁噪聲），容易耦合到附近的信號。

• 這類干擾隨機性高，難以通過濾波解決，避免布線是最直接的解決方案。

補充建議：

• 對于高速IO接口（如USB、RJ45等），可以在接口附近布置必要的保護電路，如靜電抑制二極管。

• 布線時保持接口周圍的保護環路完整，例如通過銅箔或包地線進行隔離。

  
  

4. 信號網絡不要穿過PTH的電感、電容、晶振

設計意義：

• PTH元件（插件元件）會引入非理想寄生參數（如分布電感和電容），導致信號質量惡化，增加反射和噪聲耦合。

• 晶振等高頻元件周圍電磁場強，容易干擾信號的穩定性。

補充建議：

• 晶振附近的地面必須完整，確保無“信號穿越”現象，并對關鍵信號線采取避讓設計。

• 電容和電感盡量靠近負載放置，減少通過這些器件的回路長度。

  
  

5. 包地設計

設計意義：

• 包地（Guard Trace）能有效減少高速信號的電磁輻射，同時抑制外界電磁干擾的耦合。

• 不過包地設計不當可能導致信號阻抗變化，帶來反射問題。

補充建議：

• 包地的參考地面需和系統的實際接地良好連接，不能孤立懸空。

• 包地設計可以結合差分對布線，使用等距包地，并加密地孔，保證信號穩定。

  
  

  
  

6. 電源設計

設計意義：

• 電源的穩定性直接影響整個電路系統的抗干擾能力。電源噪聲（Ripple/Noise）容易耦合到敏感信號上，導致性能退化甚至故障。

補充建議：

• 去耦電容的擺放應靠近芯片的電源引腳，同時在多個頻段設置不同的電容值（如0.1μF、10nF、1nF）。

• 設計電源平面時，避免與信號線交叉布線。

• 高功率器件的電源布線應避免長距離串聯，優先采用“星形供電”或多點分布方式。

  
  

  
  

7. 地平面設計

設計意義：

• 地平面為信號提供低阻抗的回流路徑，其完整性直接影響電路的抗干擾性能和信號質量。

• 不完整的地平面會造成“地彈”效應（Ground Bounce）和信號反射，尤其在高速電路中影響顯著。

補充建議：

• 盡量減少切割地平面，尤其是高速信號回流路徑附近。

• 數字地和模擬地的分割應清晰明確，并通過單點連接實現電勢統一。

• 對于多層板設計，優先將地平面布置在靠近高速信號層的位置，以減小返回路徑的環路面積。

以上7點是減少干擾、提升抗干擾性能的重要指導原則。在實際設計中，工程師需綜合考慮信號頻率、布線密度、電源噪聲等多種因素，輔以仿真工具（如SI/PI仿真）進行優化，最終在板級實現優良的抗干擾性能。