作者簡介：李紹軍（1989—），男，碩士，工程師，研究方向為光電云臺伺服控制。

0   引言

BiSS 協議是一種時鐘頻率高達10 MHz 的串行通信協議，物理上采用RS422 差分總線方式，使用BiSS 通信協議的光電編碼器具有數據線占用少、抗干擾性強、通信速率快等優點，在機器人、數控機床、雷達轉臺等領域應用廣泛^[1-2]。一些新型微控制器已經具備了物理上支持BiSS 通信協議的外設接口，如Infineon 公司的XMC4000 系列使用SPI 接口可完成BiSS 協議解碼功能^[3]，但當進行伺服電機控制時需要CPU 在執行FOC 算法的基礎上實時通過較復雜的軟件實現BiSS 協議解碼，增加了CPU的負擔；TI 公司的TMS320F3837x 系列使用CLB 模塊配合SPI 外設接口實現對BiSS 協議的解碼^[4]，可以減輕CPU 的負擔，但CLB 外設數量有限。且這些方式均難以達到BiSS 協議最高時鐘頻率，綜合比較使用FPGA 解碼可降低CPU 負擔同時可充分發揮BiSS 協議時鐘頻率高的優點。文中針對BiSS 協議數據幀格式，設計了BiSS 協議解碼器狀態機和CRC 校驗器，并使用Moldisim 對校驗過程進行仿真，FPGA 將解碼數據發送給DSP，通過驅動永磁同步電機對該設計的解碼效果進行了驗證。

1   解碼器硬件設計

1.1 BiSS協議分析

旋轉編碼器是伺服電機常用的一種位置傳感器，常見外部接口形式有RS422、SSI、BiSS 等。使用RS422或者SSI 接口時時鐘頻率一般低于1 MHz，且受限于總線協議單幀傳輸位數限制，當需要傳輸的位置數據位數較多時會導致編碼器位置采樣頻率偏低。另一種常見位置傳感器是旋轉變壓器，隨著技術的不斷發展，當前旋轉編碼器更容易實現比旋轉變壓器更高的分辨率，而BiSS 協議由于時鐘頻率高，傳輸位數多，可以輕松實現對位置數據20 kHz 的采樣頻率，因此使用BiSS 協議的旋轉編碼器十分適用于動態性能要求高的伺服控制領域。BiSS 協議最初由德國IC-Haus 公司提出，是一種較為新型的開放式同步串行通信總線協議，在提出后很快開發出BiSS-B 協議并得到廣泛應用，后由于海德漢公司對BiSS-B 協議的專利訴求，導致很多編碼器廠商聯合開發出BiSS-C 協議^[5-6]。根據工作模式，BiSS 協議可分為傳感器模式和寄存器模式，寄存器模式便于使用者掌握更多編碼器狀態信息，傳感器模式與寄存器模式相比傳輸信息少，因此具有更高的位置采樣頻率。圖1 所示為亨士樂公司BiSS-B 協議編碼器時序和雷尼紹公司BiSS-C 協議編碼器時序對比圖，見文獻^[7-8]。由圖中可見，BiSS-B 和BiSS-C 協議高度相似，均由2 條信號線構成，其中一條為時鐘線，另一條為數據線。數據線上均有Ack 位、Start 位、位置數據位、error 位、Warn 位、CRC 校驗位和Timeout 位；不同點在于BiSS-C 協議在Start 位和位置數據位間還有額外的1 bit 0 位。

文中就BiSS-B 協議的旋轉編碼器傳感器模式展開討論。

1.2 硬件電路設計

電機控制模塊采用DSP+FPGA 雙控制器方式，FPGA 負責采集與永磁同步電機同軸安裝的BiSS 編碼器位置數據，提供給DSP 用于FOC 算法計算。FPGA通過內部定時器定時執行BiSS 數據解碼周期，每個周期內BiSS 時序解碼模塊產生BiSS 總線MA 時鐘，直到該幀數據時序完成，同時接收BiSS 總線SLO 數據線數據，根據BiSS 時序定義從中提取出有用的位置、錯誤位、警告位、CRC 校驗位數據段送至CRC 校驗模塊進行處理，根據BiSS 編碼器的時序長度可以靈活調整定時器采樣頻率，以實現最大采樣頻率。CRC 校驗模塊按照協議規定的校驗規則計算出收到有效數據位所對應的CRC 校驗碼，并與收到數據中的CRC 校驗位段進行對比，若兩者一致則判斷該幀數據校驗正確，為有效數據，并將經過校驗的正確數據存入FPGA 內RAM 單元，DSP 通過XINTF 接口定時從FPGA 內部RAM 讀取解析到的編碼器位置數據，完成BiSS-B 協議編碼器數據解碼；若兩者不一致則判斷校驗錯誤，將該幀數據丟棄，并對錯誤次數進行計數，連續數次檢驗到錯誤數據則發出報警信號觸發DSP 啟動保護措施，防止電機飛車。硬件電路框圖如圖2 所示。

BiSS-B 協議編碼器物理接口為RS422 電平標準，使用TI 公司的高速全雙工RS485 收發器SN65HVD77將FPGA 的MA 時鐘信號和SLO 數據信號將電平轉換為兩組差分信號線，連接至BiSS 協議編碼器。該收發器支持信號傳輸速率>50 Mbit/s，可涵蓋BiSS 協議最高傳輸速率。接口電路圖如圖3 所示。

圖3 接口電路圖

解碼器軟件設計

軟件設計主要涉及通過FPGA 完成對BiSS-B 協議數據幀的解碼以及對解碼結果的校驗，以下從狀態機設計和CRC 校驗器設計兩方面進行介紹。文中編碼器使用亨士樂公司的AD36-1213AF.0RBI 型多圈絕對式編碼器。

2.1 狀態機設計

BiSS-B 協議時序具有數據幀長度不固定、數據幀信息復雜的特點，狀態機是FPGA 設計中常用的一種設計方法，基于狀態機的設計可大大提高設計的靈活性和通用性，因此文中設計了基于狀態機的BiSS-B 協議時

序解碼模塊。根據圖1 中BiSS-B 協議時序，FPGA 作為主設備，BiSS 編碼器作為從設備，FPGA 解碼模塊初始狀態為超時狀態，應將時鐘線MA 狀態拉高，并確認數據線SLO 狀態為常高。當超時狀態準備就緒后，通過將時鐘線MA 狀態拉低1 個時鐘啟動1 次BiSS 協議編碼器數據轉換，并將狀態機狀態切換為空閑狀態，等待數據線SLO 上從設備應答響應。正常情況下從設備將數據線SLO 狀態拉低一段時間，狀態機將轉入應答狀態。待從設備將數據線SLO 狀態再次拉高時，狀態機轉入開始狀態，并檢測SLO 高狀態時長，若時長為1 個MA 時鐘則轉入讀取狀態，否則將回到初始超時狀態。在讀取狀態中，將對數據線SLO 上的數據進行讀取，直到數據位數達到時序協議中規定的位數，然后將時鐘線MA狀態拉高轉入超時狀態，等待開始下一次循環。整個流程如圖4 所示。

2.2 CRC校驗模塊設計

CRC 校驗全稱為循環冗余校驗，是一種常用于檢測通信協議或存儲設備中原始數據是否發生數據位意外變動的錯誤檢測算法^[9]。其基本思想是對實際有用數據位按照一定的計算方法提取出對應的唯一一組特征值，將特征值附加在有用數據后發送至數據接收端，接收端將讀取到的數據按照同樣的計算方法得到一組特征值，若兩組特征值一致則表示讀取數據有效。

文中BiSS-B 協議編碼器產品手冊規定CRC 校驗采用CRC-6 校驗算法，其等效多項式為：

X⁶+X+1   （1）

可以利用一組移位寄存器和異或門電路來進行等效電路計算CRC-6 算法校驗結果，其硬件等效電路如圖5 所示，C5-C0 對應6 位移位寄存器從高至低的每位。

CRC 校驗模塊輸入數據從最高位開始逐位與CRC校驗結果字段最高位bit5 進行異或運算，異或結果作為CRC 校驗結果字段的最低位bit0，并同時與bit0 異或，其結果作為bit1，其他bit 位依次為低1 bit 位移位結果。按照上述方式，應對AD36-1213AF.0RBI 型編碼器的位置數據位、error 位、Warn 位和CRC 校驗位進行CRC 校驗，并將校驗結果與CRC 校驗位進行對比。使用Modelsim 對CRC 校驗模塊設計的合理性進行驗證。驗證結果如圖6 所示。在圖6 中，I_Rx_Data 為33 位經BiSS 時序解碼模塊提取的數據，CRC_Result 為CRC 校驗結果，連續3組CRC 校驗結果和對應的三組輸入數據末6 位CRC 位一致，表明CRC 校驗正確。

圖6 Modelsim CRC校驗結果圖

3   實驗驗證

以EP4CE30 型FPGA 和TMS320F28335 型DSP 構成的硬件電路為基礎，對BiSS-B 編碼器數據進行了采集解析，圖7 所示為FPGA 端BiSS-B 編碼器數據時序監測結果，通道1 為MA 時鐘線波形，頻率為5 MHz，通道2 為SLO 數據線波形，由圖中可見完成1 次數據解析時間約30 μs，可滿足至少20 kHz 的編碼器數據采樣速率。

圖7 BiSS-B編碼器波形圖

電機驅動模塊速度環給定轉速為1 000 r/m，連續采樣多個周期的AD36-1213AF.0RBI 型編碼器未經濾波處理的原始數據并解析出對應單圈和多圈位置數據，如圖8 所示。

圖8 BiSS-B編碼器單圈/多圈數據圖

編碼器單圈/ 多圈數據值分布情況如表1 為所示。依據多個連續周期里編碼器數據計算出的平均轉速與給定轉速差異較小，可知編碼器數據值采樣正確，一致性較好。

表1 編碼器單圈/多圈值

采集速度環反饋轉速響應曲線，如圖9 所示。由圖中可見，使用BiSS 編碼器作為位置傳感器時電機速度環響應較快，超調量小于8%，穩態誤差小于0.6%，具有較好的動態和穩態性能。驗證了該BiSS 解碼器設計的合理性。

圖9 電機速度響應曲線圖

4   結束語

通過對BiSS 協議的分析基礎上，文中提出了BiSS協議編碼器解碼方案，通過實物試驗驗證了該方案的合理性，具有解析準確、采樣速度快的特點，對不同的BiSS 協議具有適用性，適合應用于BiSS 協議編碼器數據解析場合中。

參考文獻：

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[9] 朱正鵬,朱旭鋒,李賓,等.一種位寬可變的CRC校驗算法及硬件實現[J].航天控制,2019,37(2):42.

（本文來源于《電子產品世界》雜志2021年8月期）