一些晶圓代工廠仍在基于下一代全能柵極晶體管開發新工藝，包括更先進的高遷移率版本，但是將這些技術投入生產將是困難且昂貴的。

英特爾、三星、臺積電和其他公司正在為從今天的FinFET晶體管向3nm和2nm節點的新型全柵場效應晶體管（GAA FET）過渡奠定基礎，這種過渡將從明年或2023年開始。

GAA FET將被用于3nm以下，擁有更好的性能，更低的功耗和更低的漏電壓。雖然GAA FET晶體管被認為是FinFET的演進，并且已經進行了多年研發，但任何新型晶體管或材料對于芯片行業來說都是巨大的工程。芯片制造商一直在盡可能長地推遲這一行動，但是為了繼續微縮晶體管，需要GAA FET。

需要指出的是，雖然同為納米片FET，但GAA架構有幾種類型?；旧希{米片FET的側面是FinFET，柵極包裹著它，能夠以較低的功率實現更高的性能。

圖1：平面晶體管與FinFET以及GAA FET，來源：Lam Research

“GAA技術對于晶體管的持續微縮至關重要。3nm GAA的關鍵特性是閾值電壓可以為0.3V。與3nm FinFET相比，這能夠以更低的待機功耗實現更好的開關效果，” IBS首席執行官Handel Jones說?！?3nm GAA的產品設計成本與3nm FinFET不會有顯著差異。但GAA的IP認證將是3nm FinFET成本的1.5倍。”

轉向任何新的晶體管技術都具有挑戰性，納米片FET的推出時間表因晶圓廠而異。例如，三星正在量產基于FinFET的7nm和5nm工藝，并計劃在2022到2023年間推出3nm的納米片。同時，臺積電將把FinFET擴展到3nm，同時將在2024/2025年遷移到2nm的納米片FET。英特爾和其他公司也在研究納米片。

納米片FET包含多個組件，包括一個溝道，該溝道允許電子流過晶體管。首款納米片FET采用傳統的基于硅的溝道材料，但下一代版本將可能包含高遷移率溝道材料，使電子能夠在溝道中更快地移動，提高器件的性能。

高遷移率溝道并不是新事物，已經在晶體管中使用了多年。但是這些材料給納米片帶來了集成方面的挑戰，供應商正在采取不同的方法解決：

在IEDM（國際電子元件會議）上，英特爾發表了一篇有關應變硅鍺（SiGe）溝道材料的納米片pMOS器件的論文。英特爾使用所謂的“溝道優先”流程開發該器件。

IBM正在使用不同的后溝道工藝開發類似的SiGe納米片。

其他溝道材料正在研發中。

芯片微縮的挑戰

隨著工藝的發展，有能力制造先進節點芯片的公司數量在不斷減少。其中一個關鍵的原因是新節點的成本卻越來越高，臺積電最先進的300mm晶圓廠耗資200億美元。

幾十年來，IC行業一直遵循摩爾定律，也就是每18至24個月將晶體管密度翻倍，以便在芯片上增加更多功能。但是，隨著新節點成本的增加，節奏已經放慢。最初是在20nm節點，當時平面晶體管的性能已經發揮到極致，需要用FinFET代替，隨著GAA FET的引入，摩爾定律可能會進一步放慢速度。

FinFET極大地幫助了22nm和16/14nm節點改善漏電流?！芭c平面晶體管相比，鰭片通過柵極在三側接觸，可以更好地控制鰭片中形成的溝道，” Lam Research大學項目負責人Nerissa Draeger說。

在7nm以下，靜態功耗再次成為嚴重的問題，功耗和性能優勢也開始減少。過去，芯片制造商可以預期晶體管規格微縮為70%，在相同功率下性能提高40%，面積減少50%?，F在，性能的提升在15- 20%的范圍，就需要更復雜的流程，新材料和不一樣的制造設備。

為了降低成本，芯片制造商已經開始部署比過去更加異構的新架構，并且他們對于在最新的工藝節點上制造的芯片變得越來越挑剔。并非所有芯片都需要FinFET，模擬、RF和其它器件只需要更成熟的工藝，并且仍然有很旺盛的需求。

但數字邏輯芯片仍在繼續演進，3nm及以下的晶體管結構仍在研發。最大的問題是，有多少公司將繼續為不斷縮小的晶體管研發提供資金，以及如何將這些先進節點芯片與更成熟的工藝集成到同一封裝或系統中，以及最終效果如何。

UMC業務發展副總裁Walter Ng表示：“這實際上是晶圓經濟。在尖端節點，晶圓成本是天文數字，因此，很少有客戶和應用能夠負擔得起昂貴的成本。即使對于負擔得起成本的客戶，他們的某些晶圓尺寸已經超過掩模版最大尺寸，這顯然會帶來產量挑戰。”

成熟節點和先進節點的需求都很大。D2S首席執行官Aki Fujimura表示：“芯片行業出現了分歧，超級計算需求（包括深度學習和其他應用）需要3nm，2nm等先進制程。與此同時，物聯網和其他量大、低成本的應用將繼續使用成熟工藝。”

為什么使用納米片？

最前沿的工藝有幾個障礙需要克服。當鰭片寬度達到5nm（也就是3nm節點）時，FinFET也就接近其物理極限。FinFET的接觸間距（CPP）達到了約45nm的極限，金屬節距為22nm。CPP是從一個晶體管的柵極觸點到相鄰晶體管柵極觸點間的距離。

一旦FinFET達到極限，芯片制造商將遷移到3nm / 2nm甚至更高的納米片FET。當然，FinFET仍然適用于16nm / 14nm至3nm的芯片，平面晶體管仍然是22nm及以上的主流技術。

全方位柵極不同于FinFET。Lam的Draeger解釋說：“全能門或GAA晶體管是一種經過改進的晶體管結構，其中柵極從各個側面接觸溝道并實現進一步微縮。早期的GAA設備將使用垂直堆疊的納米片。它們由單獨的水平板構成，四周均由門材料包圍。相對于FinFET，提供了改進的溝道控制。”

在納米片FET中，每個小片都構成一個溝道。第一代納米片FET的pFET和nFET器件都將是硅基溝道材料。第二代納米片很可能將使用高遷移率的材料用于pFET，而nFET將繼續使用硅。

納米片FET由兩片或更多片組成。最近，Letti展示了具有7片的納米FET。Leti的高級集成工程師Sylvain Barraud在論文中說，7片的GAA與通常的2級堆疊納米板GAA晶體管相比，具有3倍的性能改進。

從表面上看，3nm FinFET和納米片相比的微縮優勢似乎很小。最初，納米片FET可能具有44nm CPP，柵極長度為12nm。

但是，納米片相比FinFET具有許多優勢。使用FinFET，器件的寬度是確定的。但是，使用納米片，IC供應商有能力改變晶體管中片的寬度。例如，具有更寬的片的納米片提供更高的驅動電流和性能。窄的納米片具有較小的驅動電流，占用的面積也較小。

Imec CMOS技術高級副總裁Sri Samavedam說：“ GAA架構進一步改善了縮小柵極長度的短溝道控制，而堆疊的納米片則提高了單位面積的驅動強度?！?/p>

除了技術優勢外，代工廠也在開發納米片FET，這讓客戶選擇面臨困難。

按照現在的情況，三星計劃在2022/2023年間推出全球首個3nm的納米片?！帮L險試產有50%的概率在2022年第四季度。大批量生產的時間有60%的概率在2023年Q2至Q3。” IBS的瓊斯說。

使用新晶體管會帶來一些成本和上市時間風險?？紤]到這一點，客戶還有其他選擇。例如，臺積電計劃將FinFET擴展到3nm，然后再使用納米片。

瓊斯說：“三星顯然是3nm GAA的領先者，但臺積電也在開發2024至2025年投產的的2nm GAA。TSMC有出色的營銷技巧，吸引了許多大型客戶使用其3nm FinFET技術?！?/p>

無論如何，開發5nm / 3nm及更先進制程芯片的成本是天文數字。因此，客戶正在尋找替代方案，例如先進封裝。

“隨著芯片尺寸的縮小，越來越難以在新節點上使用更小的晶體管，重點已轉移，比如先進封裝可以獲得更低的功耗，更高速度?！?CyberOptics總裁兼首席執行官Subodh Kulkarni 。