摘要：為了提高系統的集成度和可靠性，降低功耗和成本，增強系統的靈活性，提出一種采用非常高速積體電路的硬件描述語言(VHDL語言)來設計數字基帶傳輸系統的方法。詳細闡述數字基帶傳輸系統中信號碼型的設計原則，數字基帶傳輸系統中信號編碼原理和譯碼原理；采用硬件描述語言來設計數字基帶信號編碼器和譯碼器并進行仿真；采用原理圖設計方法設計數字基帶傳輸系統并仿真；整個系統的設計在Quar-tusⅡ平臺上完成，并在Altera公司的ACEX1K-EP1K30TC144-1芯片上實現。
關鍵詞：數字通信；基帶傳輸系統；VHDL；FPGA

0 引言
現代通信系統中，數字通信系統所占的比例越來越大，系統的數字化、集成化是未來發展的方向。隨著超大規模集成電路的誕生，各種數字通信的專用芯片也相繼問世，電路的集成化程度越來越高，設備的體積也越來越小，但是這些數字通信的專用芯片在價格上非常昂貴，給通信設備成本帶來很大壓力。近幾年，FPGA(Field Programmable Gate Array)的推出，給數字通信電路的設計帶來了更多的方便，擺脫了數字通信專用芯片功能單一、價格昂貴的缺點。目前實際的數字通信系統中，數字基帶系統在應用上雖不如數字頻帶傳輸系統廣泛，但仍有相當多的應用范圍。因此，本文設計的方案采用FPGA來實現數字基帶傳輸系統。

1 數字基帶信號編、譯碼原理
數字信號的傳輸方式有兩種：一種是基帶傳輸，另一種是頻帶傳輸。在基帶傳輸系統中，因為信道往往存在隔直流電容或耦合變壓器，使得基帶信號中的低頻和直流成分難于通過。因此，并非所有原始基帶數字信號都能在信道中傳輸。為了在傳輸信道中獲得優良的傳輸特性，一般要將信號變換成適合于信道傳輸特性的傳輸碼(又叫線路碼)，即進行適當的碼型變換。
通常，在設計數字基帶信號碼型時應考慮以下原則：
(1)碼型中低頻、高頻分量盡量少；
(2)碼型中應包含定時信息，以便定時提取；
(3)碼型變換設備要簡單可靠；
(4)碼型具有一定檢錯能力，若傳輸碼型有一定的規律性，就可根據這一規律性來檢測傳輸質量，以便做到自動檢測；
(5)編碼方案對發送消息類型不應有任何限制，適合于所有的二進制信號，這種與信源統計特性無關的特性稱為對信源具有透明性；
(6)低誤碼增殖，誤碼增殖是指單個數字傳輸錯誤在接收端解碼時，造成錯誤碼元的平均個數增加，從傳輸質量要求出發，希望它越小越好；
(7)高的編碼效率。
以上幾點并不是任何基帶傳輸碼型均能完全滿足的，常常是根據實際要求滿足其中的一部分。
數字基帶信號碼型種類繁多，其中HDB3碼(High Density Bipolar)，即三階高密度雙極性碼，具有不含直流成分，低頻成分少，提取同步時鐘方便，有內在檢錯能力等優點，成為廣泛應用于基帶傳輸系統中的碼型。ITU-T G．703規定2 Mb／s，8 Mb／s和34 Mb／s的數字接口均采用HDB3碼，因此以HDB3碼為例進行分析。
HDB3碼又稱四連“0”取代碼，它是AMI(Alternative Mark Inverse，傳號交替反轉)碼的改進型。在AMI碼中，如果連續的較長的一段序列為“0”碼，則接收端會因為長時間無交替變化波形的控制而失去同步信號，而HDB3碼克服了AMI碼的上述缺點。此外，HDB3碼還具有頻譜能量主要集中在基波頻率以下，占用頻帶較窄等特點。
1．1 編碼原理
在消息的二進制代碼序列中：
(1)當連“0”碼的個數不大于3時，編碼規則為“1”碼變為“+1”、“-1”交替脈沖，“0”碼仍為“0”。
(2)當代碼序列中出現4個連“0”碼或超過4個連“0”碼時，把連“0”段按4個“0”分節，即“0000'’，并使第4個“0”碼變為“1”碼，用V脈沖表示，這樣可以消除長連“0”現象。為了便于識別V脈沖，使V脈沖極性與前一個“1”脈沖極性相同，這樣就破壞了AMI碼極性交替的規律，所以V脈沖為破壞脈沖，把V脈沖和前3個連“0”稱為破壞節“000V”。
(3)為了使脈沖序列仍不含直流分量，則必須使相鄰的破壞點V脈沖極性交替。
(4)為了保證(2)，(3)兩個條件的成立，必須使相鄰的破壞點之間有奇數個“1”碼。如果原序列中破壞點之間的“1”碼為偶數個，則必須補為奇數，即將破壞節中的第一個“0”碼變為“1”，用B脈沖表示，這時的破壞節變為“B00V”形式。B脈沖極性與前一個“1”脈沖極性相反，而B脈沖極性與V脈沖極性相同。
1．2 譯碼原理
雖然編碼規則比較復雜，但是它的譯碼原理卻比較簡單。從上述編碼原理看出，每一個破壞符號V總是與前一非0符號同極性(包括B在內)。這就是說，在接收端譯碼時，由兩個相鄰的同極性碼找到破壞脈沖V，同極性碼中后面那個碼就是V碼。由V碼向前的第三個碼如果不是0碼，表明它是B碼，把V碼和B碼去掉后留下的都是信碼，再進行全波整流，將所有的-1變成+1后就得到原消息代碼。