摘要：介紹一種基于SOPC的基本信號產生器的設計技術，以Altera公司EP1C6Q240C8為硬件核心，把軟核CPU嵌入到FPGA之中構成片上系統(SOPC)，并結合存儲電路、高速DAC電路、LCD電路、鍵盤電路、JTAG配置電路以及電源電路等進行了硬件電路的設計，以此實現基本信號產生器。闡述了各主要模塊設計方案，并給出軟硬件測試圖。通過示波器觀察，滿足了系統設計要求，達到預期目標。
關鍵詞：FPGA；SOPC；Nios II；DDS；基本信號產生器

SOPC是以PLD取代ASIC，更加靈活、高效的SOC解決方案。SOPC的設計是通過以IP核為基礎、以硬件描述語言為主的設計手段，并借助于以計算機為平臺的EDA工具進行的。它代表一種新型的系統設計技術，也是一種軟硬件協同設計技術。可以方便地將硬件系統與常規軟件集成在單一可編程芯片中。它可編程的靈活性和IP設計的重用性保證了產品的差異性，并縮短面市時間，也無需庫存和一次性投片費用，降低了投資風險。所以相對于ASIC具有獨特的優勢，與ASIC一起形成共存互補的局面。

1 系統設計方案
本系統采用以EP1C6Q240C8為核心的設計方案，如圖1所示。

方案利用了FPGA優秀的集成特性，把Nios IICPU模塊、DDS模塊、4×4鍵盤掃描模塊等集成在FPGA上實現，外部只接少量的電源模塊、DAC模塊以及其他輸入輸出設備。把傳統的完全基于硬件的大部分工作轉換成在PC機上通過軟件設計編程來實現，減小了系統設計的復雜性。
工作原理如圖1所示。外接4×4鍵盤根據1602液晶顯示，通過FPGA的鍵盤掃描模塊向NiosⅡCPU發送鍵盤掃描碼，NiosII CPU根據接收到的掃描碼產生相應的信號數據以及控制信號，并通過PIO傳送給FPGA中的DDS模塊，之后DAC器件將DDS產生的8位信號數據進行數模轉換，從而產生任意頻率的方波、三角波、正弦波。

2 系統實現
本系統實現主要分3個層次：電路板級設計、FPGA硬件設計以及Nios II軟件程序設計。
2．1 電路板級
在電路板級設計中，采用Altera公司的EP1C6Q240C8作為設計核心，如圖3所示。由于FPGA配置數據掉電后會丟失，所以需要另外搭配一個配置芯片。EPCS1是Altera的專用配置芯片，專門用于存貯對FPGA的配置數據，以保證在FPGA掉電后還能夠保存配置信息，再次上電時FPGA芯片會自動從EPCS1中讀取數據進行配置。

為了便于功能更新以及擴展，在FPGA外加上Flash、SRAM和SDRAM作為FPGA的程序和數據存儲器的擴展，地址線通過EXT_ADDR引出，數據線通過EXT_DATA引出，增加電路的擴展性。
FPGA中DDS模塊的雙口RAM中輸出的數據為8位數字信號，只有通過DAC轉換電路才能將數據轉換成相應的模擬信號。綜合分辨力、轉換速度以及接口方式等要求，本設計采用ADI公司的AD9708作為系統DAC器件。AD9708的數據線和時鐘線與FPGA的I／O腳連接。AD9708的數字地和模擬地在片內是獨立的，應通過外部引腳將其連接在一起。同樣，模擬電源和數字電源在內部也是獨立的，為了減少來自數字電源的噪聲，可在模擬電源輸入端串聯一個磁珠再與數字電源連在一起。