可能Vivado設計套件采用的眾多新技術中，最具有前瞻性的要數新的VivadoHLS（高層次綜合）技術，這是賽靈思2010年收購AutoESL后獲得的。在收購這項業界最佳技術之前，賽靈思對商用ESL解決方案進行了廣泛評估。市場調研公司BDTI的研究結果幫助賽靈思做出了收購決策（見賽靈思中國通訊雜志第36期“BDTI研究認證以DSP為核心的FPGA設計的高層次綜合流程”http://china.xilinx.com/china/xcell/xl36/2-7.pdf）。

Feist表示：“VivadoHLS全面覆蓋C、C++、SystemC，能夠進行浮點運算和任意精度浮點運算。這意味著只要用戶愿意，可以在算法開發環境而不是典型的硬件開發環境中使用該工具。這樣做的優點在于在這個層面開發的算法的驗證速度比在RTL級有數量級的提高。這就是說，既可以讓算法提速，又可以探索算法的可行性，并且能夠在架構級實現吞吐量、時延和功耗的權衡取舍。”

設計人員使用VivadoHLS工具可以通過各種方式執行各種功能。為了演示方便，Feist講解了用戶如何通過一個通用的流程進行VivadoHLS開發IP并將其集成到自己的設計當中。

在這個流程中，用戶先創建一個設計C、C++或SystemC表達式，以及一個用于描述期望的設計行為的C測試平臺。隨后用GCC/G++或VisualC++仿真器驗證設計的系統行為。一旦行為設計運行良好，對應的測試臺的問題全部解決，就可以通過VivadoHLSSynthesis運行設計，生成RTL設計，代碼可以是Verilog，也可以是VHDL。有了RTL后，隨即可以執行設計的Verilog或VHDL仿真，或使用工具的C封裝器技術創建SystemC版本。然后可以進行SystemC架構級仿真，進一步根據之前創建的C測試平臺，驗證設計的架構行為和功能。

設計固化后，就可以通過Vivado設計套件的物理實現流程來運行設計，將設計編程到器件上，在硬件中運行和/或使用IP封裝器將設計轉為可重用的IP。隨后使用IP集成器將IP集成到設計中，或在系統生成器(SystemGenerator)中運行IP。