專注于發展及推行新技術、新（芯片）產品。至于二線業者則在各方面均介于一線與三線之間，包括規模性、（芯片）產品成熟性、產品線的廣度等等。請參考如下的表1，該表顯示出一線、二線、三線業者在芯片投制項目上的相關信息。

表1 從最終定案的netlist到產生GDSII的設計時間表

表1

從表中可知，一線、二線、三線業者從netlist到tapeout（指正式將芯片設計交由晶圓廠生產成芯片）的天數分別為31天、45天、61天。其中一線與三線間有較大的差異，此差異大于一線與二線間的差異，也大于三線與二線間的差異。而較大的差異性也意味著個中的分析將能有較大且確切的斬獲，因此以下本文將特別聚焦在一線與三線間的分析比較。

上表的數據也顯示，芯片投制設計項目的復雜度，極大程度取決于平均門數、平均存儲器位數、平均時鐘頻率等，關于此無論是一線、二線、三線業者均是相同的。

在平均門數方面，三線業者的用量較一線多出11%，若將此進行線性擴展對應，則會多增加3天的開制工程時間。平均存儲器位數方面也是一線與三線間有所差異，不過，存儲器個數（memory instance count）的差異所造成的影響，與內存在電路布局、芯片面積等方面的影響相比相對較小。即便如此，對三線業者的投制項目而言，所增加的電路布局上的工作及執行投制設計的軟件工具運作時間等，也只會在整個項目中多增加幾天時間而已。

在頻率頻率方面，一線業者的平均頻率與三線業者的平均頻率相比，約僅高出8%，由于差異太小，難以看出是否此為影響投制進度時間的主要因素。另外，一線業者使用較先進的制程節點技術，如此會增加設計后的驗證心力，進而略增投制時間，不過使用舊制程的三線業者也會為了讓芯片有較佳的頻率表現而進行時序收斂（timing closure）的挑戰性設計，此亦同樣會略增投制時間。總體來說，一線與三線在投制設計上的差異太小，無法從中解釋為何一線與三線間有長達30天的項目進度落差。

表1的所有數據都來自同一家無晶圓廠的芯片投制商，所以表中的所有投制項目用的都是同一種設計方法、同一種設計流程，在邏輯閘用量上、電路配布的密度目標等也都是相近。進一步的，參與、投入投制設計的設計工作者的能力水平，以及由工作者構成的設計團隊等也都類似，而管理各設計團隊的則是同一組總項目管理團隊。

管理團隊追查所有芯片投制設計的主要設計復雜性部份，也追查一線與三線的芯片實現差異性等，均因差異過小而難以解釋為何項目進度時間有如此大的落差。唯一可解釋的是一線、三線業者所交付的定案版netlist有極大的不同，進而導致后續投制進度時間的大落差。因此接下來將探討一線與三線芯片設計商的設計工程團隊，試圖了解其是否為導致項目時程差異的主因。