摘要：基于Altera公司的EP2SGX90FF1508C3N和NEC公司的UPD44165364AF5，提出了一種高速緩存方案。本設計采用可編程邏輯器件，靈活性高，可靠性強，可以根據用戶的需要進行方便的擴展和升級。深入研究了QDRII SRAM的工作原理和時序原理，提出了比較可靠的讀寫狀態機實現方案。硬件設計經過實際測試，達到了預期的指標，實現了43．2 Gb／s的數據吞吐速率，并且成功用于某產品中。
關鍵詞：QDRII SRAM；高速緩存；時序圖；狀態機；FPGA

引言
在移動通信領域隨著3G時代的到來和4G的發展，無線基站離不開高速率、高帶寬和大動態的數據采集，采集下來的高速數據需要進行高速緩存、高速數據處理和傳輸。本文實現了一種基于FPGA和QDRII SDRAM高速緩存解決方案，并且經過實際驗證，已成功應用于某產品中。

1 QDRII工作原理
QDR協議由存儲器供應商Cypress、IDT、NEC、Renesas和Samsung公司組成的聯盟共同發布，主要針對網絡交換機、路由器和其他通信設備的應用。QDRII由兩個獨立的“讀”和“寫”端口組成，“讀”和“寫”端口有分別獨立的數據輸出和數據輸入端口來支持相應的讀寫操作，并且讀寫端口分別為雙倍數據速率端口。
QDRII SRAM提供了2字突發和4字突發結構。2字突發結構的DDR地址總線在前半個時鐘周期允許讀請求，后半個周期允許寫請求。4字突發結構針對每一個讀或寫請求傳輸4個字，這樣只需一個SDR的地址總線就能最大程度地利用數據帶寬。以Cypress公司生產的CY7C1310V18為例，說明QDRII器件內部邏輯結構，如圖1所示。

決定。

的上升沿第二個數據字被鎖存。第三個和第四個數據字在K、控制時，在時鐘K的上升沿，當讀選通信號為低電平時，讀地址SA被鎖存。在其之后的第二個時鐘K的上升沿，設備鎖存Q上的第一個數據字，在接下來的的上升沿鎖存Q上第二個數據字。在之后的K、的上升沿鎖存Q上的第三個和第4個數據字。讀總線數據輸出Q值在DDR模式下從存儲器中輸出時，與CQ、源同步時鐘邊沿對齊，此時完成一個完整的讀操作。

2 QDRII SRAM讀寫狀態機
在實際的應用系統中，為了讓器件連續有效地工作，必須設計相應的控制程序來完成各種控制狀態之間的轉換，對于4字節突發QDRII器件，設計的讀寫狀態機如圖4所示。使QDRII在讀寫狀態中自由跳轉。

選通脈沖。讀／寫狀態機持續監控用戶接口FIFO狀態信號，以確定是否存在待處理讀／寫請求。連續不斷地并發讀／寫請求流將導致狀態機只在讀狀態和寫狀態之間轉換，以確保正確無誤地將請求交替發送到外部存儲器。一串只寫請求將導致空閑狀態和寫狀態輪流出現，同樣，一串讀請求也會在空閑狀態和讀狀態問轉換。

3 系統的硬件實現
本文實現的高速緩存系統是以FPGA和QDRII器件為核心的，FPGA采用Altera公司的Stratix II GX系列，具體型號為EP2SGX90FF1508C3N Stratix II系列芯片采用90 nm工藝，1．2 V內核電壓供電，具有片上可編程電阻特性，簡化了設計，容易實現阻抗匹配，提高了信號完整
性。QDRII采用NEC公司的UPD44165364AF5-E33EQ2-A，具有4字節突發結構，最高工作頻率為300 MHz。FPGA與QDRII的接口如圖5所示。

QDRII的控制時序十分復雜，為簡化設計過程，增強系統的可靠性，可以采用IP核進行控制。IP核是一種預定義的并經過驗證的復雜功能模塊，可以方便地集成到系統中。
Altera公司的QDRII SDRAM Controller MegaCore可提供一些底層的時序控制，使得對QDRII的控制變得相對簡單，IP核留給用戶一些上層的Avalon通信接口，用戶可以根據自己的需要對相應的狀態引腳進行監控和編寫驅動，實現對QDRII器件的操作。

4 實驗設計及測試結果
用VHDL編寫testbench，測試系統性能，設計原理如圖6所示。設計數據源對QDRII進行寫操作，再把讀出來的數據與原始數據對比，最后給出測試結果。

進行速度測試，以300 MHz的速率進行讀寫，通過測試證明本系統能夠穩定工作，測試結果如圖7所示。

為了便于觀察，選取幾個固定地址，循環讀取該地址的數據，用SignalTap對其進行實時采樣，結果如圖8所示。可以清晰地看出給定固定地址00004H后，發出讀請求，在avl_data_read_valid有效時讀取數據為AAAAFFFFAAAAFFFFAAH，與寫入數據一致。

結語
本文通過深入分析QDRII的結構和工作原理，設計一種狀態機，給出了一種基于FPGA的高速緩存方案。經過實驗驗證，QDRII可以穩定工作在300 MHz，使36位存儲器接口的總流量達到43．2 Gb／s，具有實際應用價值，使各種數據密集型應用中的讀／寫能力得以提升。