鎖相環路(PLL)是一種能夠跟蹤輸入信號的閉環自動相位控制系統，其理論基礎為自動控制理論。鎖相環具有載波跟蹤特性，可提取淹沒在噪聲之中的信號，制成高性能的調制器和解調器；用高穩定度的振蕩器做參考頻率，可提供一系列頻率高穩定的頻率源，可進行高精度的相位與頻率測量等。在模擬與數字通信系統中，鎖相環已成為不可缺少的基本部件。隨著大規模集成電路技術的發展與成熟，CMOS工藝以其低成本、低功耗、高集成度的優點使得采用CMOS工藝實現高性能集成鎖相環具有十分重要的意義和廣闊的前景。采用電荷泵結構的鎖相環以其易于集成、低功耗、低抖動、無相差鎖定等優點，得到了廣泛的應用。

　　2 電路設計

　　鎖相環能夠實現兩個電信號的相位同步、頻率相同或倍頻。如圖1所示，鎖相環由4個基本部件即鑒相器、電荷泵、低通濾波器和壓控振蕩器組成。鑒相器作用是對兩個輸入信號進行比較，輸出一個正比于這兩個輸入信號相位差的直流電壓，即一個上升或下降的脈沖信號，這個直流電壓又作用于下一級電路即開關電荷泵，然后，電荷泵將鑒相器的輸出信號放大，給低通濾波器的電容充放電。而環路低通濾波器是用來濾除鑒相器輸出誤差電壓中的高頻分量，起到濾波平滑作用，以保證環路穩定以及改善環路跟蹤性能和噪聲特性。最后，壓控振蕩器依據傳輸過來的控制電壓來改變輸出信號的頻率和相位，因此整個系統就形成了一個反饋系統，最終壓控振蕩器的輸出信號鎖定在參考信號的頻率和相位上。

　　2.1 鑒頻鑒相器

　　鑒頻鑒相器是一個相位比較裝置，用來檢測輸入信號相位與反饋信號相位之間的相位差，其結構如圖2所示。PFD比較輸入信號FINA和FINB的上升沿。當信號FINA的上升沿超前于信號FINB的上升沿時，PFD的輸出信號UP被置為1，而輸出信號DN為0，當FINB的上升沿到來時，UP變為‘0’，DN 是窄的脈沖；反之，當信號FINB的上升沿超前于信號FINA的上升沿，PFD的輸出信號DN被置為‘1’，而輸出信號UP保持‘0’，當FINA的上升沿到來時，DN變為‘0’，UP是一很窄的脈沖。信號UP或DN被置為高電平的時間長度等于信號FINA與FINB的相位差。當環路鎖定時，PFD的輸出信號都保持在低電平。