摘要：采用Altera公司的Cyclone系列EPlC3T144C8作為控制芯片，QuartusⅡ為軟件平臺，用硬件描速語言設計了一個具有變頻采樣時鐘和16路采樣通道，基于VGA顯示的邏輯分析僅．該設計方案利用FPGA內部的M4K決作為移位寄存器不斷地進行讀進數據的方式，提高了工作速度、性能穩定性以及分析的范圍和質量。該邏輯分析儀實現簡單，價格低，具有較高的使用價值。
關鍵詞：邏輯分析僅；FPGA；采樣；移位寄存器

邏輯分析儀主要采用高速采樣、靈活觸發和大容量存儲等技術來實現對被測數據的捕獲、存儲和定位分析。傳統數據存儲電路將采樣回來的數據先經過鎖存器鎖存，一旦觸發標志有效，再根據采樣時鐘的頻率把鎖存器數據輸出到外接的SRAM。其缺點是速度慢、存儲占用空間大，不適用于大量數據緩存的需求。本文以三星的SDR SDRAM(K4S64632)作為存儲器，通過FPGA內部的M4K塊作為移位寄存器不斷的進行讀進數據的方式，在不中斷程序運行的情況下實現有效數據不間斷的讀進，設置3種采樣模式，結果表明該設計提高了數據的分析范圍和質量。

1 邏輯分析儀總體方案
邏輯分析儀包括：數據采樣、數據存儲、顯示控制3大部分。由于Cyclone芯片EP1C3T144C8理想情況下最大頻率可達到275 MHz，在實際設計中考慮到其誤差，該設計的信號捕獲精度定位在100 MHz。最多16路信號捕獲輸入通道，1路信號觸發通道，可調的采樣時鐘／周期，3種信號采樣模式，使用計算機的的顯示器作為波形顯示屏幕。

模塊整體上是根據數據流的方向劃分的，如圖1所示。sys_ctrl模塊對系統復位信號進行異步復位、同步釋放，并且通過Cyclone芯片EP1C3T 144C8內部的PLL例化得到多個穩定可靠的時鐘信號。Sampling_ctrl模塊包含按鍵檢測、觸發控制、數據采樣、數據存儲等多個功能是采集控制的核心模塊。VGA顯示模塊包含界面設計、字模數據尋址送顯方式和顯示驅動的時序控制。

2 復位信號產生PPL例化
邏輯分析儀的復位設計如圖2所示，這個模塊設計里，先用FPGA的外部輸入時鐘clk將FPGA的輸入復位信號rat_n異步復位、同步釋放處理，然后將復位信號輸入PLL，同時clk也輸入PLL。在PLL輸出時鐘有效前，系統的其他部分都保持復位狀態。PLL的輸出locked信號在PLL有效輸出之前一直是低電平，等PLL輸出穩定有效之后拉高該信號。FPGA外部輸入復位信號rst_n和locked信號相與作為整個系統的復位信號。從PPL輸出端得到時鐘不僅頻率和相位上比較穩定，而且網絡延時也相比內部的邏輯產生的分配時鐘要小得多。