摘要：跳頻頻率合成器是跳頻收發系統設計的核心，也是技術實現的一個難點。提出一種應用DDS和PLL實現高速跳頻的頻率合成設計方案，并對其硬件進行了詳細設計，最后對其所能達到的性能指標進行估算。結果表明，該方案能夠滿足系統設計的要求，其創新點在于把DDS和PLL的優點有機地結合起來實現了高速跳頻，摒棄了用直接數字頻率合成DDS輸出頻率不能太高或用鎖相環PLL合成頻率鎖定時間較長的缺點。
關鍵詞：跳頻；直接數字頻率合成；鎖相式頻率合成；AD9850；LMX2306

0 引 言
跳頻技術作為軍事通信的主要抗干擾手段，近幾十年來，在軍事通信裝備中得到了廣泛的應用。20世紀90年代初，出現了高數據率抗干擾的短波跳頻系統，其跳頻速度達到幾千跳／秒，具有很強的抗多徑、抗衰落能力。在不用自適應均衡的情況下，可提供上千比特／秒的數據傳輸能力，所以高速短波跳頻技術是軍用短波跳頻系統發展的方向。
在短波高速跳頻系統中，跳頻頻率合成器的研究是關鍵技術之一。從頻率合成技術的發展過程看，頻率合成的方法主要有三種：直接頻率合成(DFS)、鎖相環式頻率合成(PLL)、直接數字頻率合成(DDS)。這三種基本的頻率合成方法各有特點，實際應用中，采用單獨一種方法往往難以滿足頻率合成器的所有技術指標。因此，在設計頻率合成器時，可以根據具體的設計要求，組合使用這些基本方法，以達到最佳的效果。這里的跳頻頻率合成器設計采用了DDS和PLL相結合的方法。

1 跳頻頻率合成器硬件設計
1．1 方案選擇
DDS和PLL相結合構成的跳頻頻率合成器有幾種方式：DDS激勵PLL方案、PLL內插DDS組合方案和頻率轉換快捷的組合方案等。本設計采用的是第一種方案，如圖1所示。PLL設計成N倍頻環，DDS輸出直接作為PLL的參考信號。

該方案主要性能如下：
(1)輸出頻率：f0=NfDDS；
(2)輸出頻率分辨率：fr=NfDDSr(FDDSr為DDS的頻率分辨率)；
(3)輸出頻率fo的建立時間：T=TDDS+TPLL。式中：TDDS是改變DDS輸出頻率fDDSr所需的時間；TPLL是fDDS改變后，鎖相環重新鎖定所需的時間。為了使鎖相環能很快地鎖定，在鎖相環的快捕帶寬范圍內變化fDDS，這樣TPLL就是快捕時間。通常快捕時間很短，即使變化范圍超出鎖相環的快捕帶寬范圍，由于這是在上一次鎖定的基礎上重新進行的鎖定過程，所以，鎖定時間也會很短。這樣，輸出頻率fo總的建立時間T就小，可以滿足快速跳頻的需要。
1．2 硬件設計
硬件設計原理圖如圖2所示。

圖2為超短波跳頻收發系統中跳頻頻率合成器設計原理圖。系統對跳頻頻率合成器的設計要求：工作頻率為410～468 MHz，頻率間隔25 kHz，可實現全頻段跳頻和分頻段跳頻，頻率轉換時間小于100μs。
設計中，DDS的核心器件采用美國AD公司的AD9850；鑒相器采用美國國半(National Semiconduc-tor)的集成鎖相電路LMX2306；VCO選用的是AM-PLIFONIX公司的集成模塊TOM9307，它的輸出信號頻率為300～600 MHz；控制靈敏度為20 MHz／V。