摘要：本文采用博亞20MHz高穩定度晶體振蕩器、集成VCO的低相位噪聲鎖相環時鐘芯片LMX2531、高精度時鐘扇出器HMC987LP5E和多階低通濾波器，實現具有低相噪特性的4路并行輸出、頻率最高為2.5GHz的高速時鐘電路的設計。文中給出了多路可編程高速時鐘電路系統的原理框圖，并詳細論述了控制寄存器的參數配置以及初始化順序過程。該時鐘電路已應用于20GSa/s數字示波器的高速ADC采樣模塊中，實際測試及工程應用均表明，整體指標達到設計要求。

　　引言

　　近年來，我國電子與通信技術的飛速發展對時域信號測試和分析提出了更高的要求，在高速數據采集與波形處理方面尤為突出。高速數據采集的關鍵部分為模數轉換器(ADC)，影響ADC性能的因素有很多：輸入模擬信號的頻率大小及阻抗、取樣時鐘的抖動質量、供電電源的去耦情況、印制板的布局布線等。ADC的動態性能受取樣時鐘的相位抖動(Phase Jitter)影響很大。許多現代高速、高性能ADC都要求低相位噪聲(低抖動)的時鐘，以保證其能工作到GHz頻率范圍。目前市場上可購買的ADC芯片難以滿足單片20GSa/s取樣率的要求，本設計中采用4片5GSa/s的EV10AQ190[3]交叉采樣來實現。

　　每路ADC都單獨需要一路2.5GHz高速、高穩采樣時鐘，傳統的晶體振蕩器雖然能提供低抖動時鐘信號，但是不能工作到GHz以上頻率。為了保證4路ADC在各自2.5GHz取樣時鐘下有著較高的等效分辨率和輸出信噪比，本文在時鐘電路設計上采用高穩定度晶體振蕩器、集成VCO的低相位噪聲鎖相環時鐘芯片LMX2531、高精度時鐘扇出器HMC987LP5E和多階低通濾波器來實現高頻率低抖動的設計要求。文章最后給出工程應用的測試和分析結果。

　　時鐘抖動的影響及分析

　　時鐘抖動對ADC信噪比及轉換精度的影響

　　a. 采集時鐘抖動對ADC信噪比的影響：

　　取樣時鐘的抖動能夠導致ADC取樣與觸發時間關系上的錯誤，如圖1所示。取樣時間△t的不確定性，導致幅度的不確定性，即在輸入信號幅度上造成錯誤的取樣，因此降低了ADC的信噪比(SNR)。根據圖1表達的取樣時間的不確定性，可以得到信噪比模型。對于給定的時鐘抖動量，數據轉換器的SNR能夠用如下公式計算?！　?/p>