來源：內容由半導體行業觀察（ID：icbank）編譯自semiengineering，謝謝。

在最先進的工藝節點上開發單片芯片的日子正在迅速減少。幾乎每個在設計前沿工作的人都在尋找某種使用離散異構組件的高級封裝。

現在的挑戰是如何將整個芯片行業轉變為這種分解模式。這需要時間、精力以及公司、技術和重點的重大調整。隨著擴展的好處在每個新節點上不斷減少，芯片制造商正在尋求架構和定制來提高性能和降低功耗。系統級封裝、3D-IC、2.5D和扇出都是可行的選擇。但最大的參與者正在尋求芯粒來幫助提供某種程度的大規模定制，其中可以像樂高積木一樣添加功能并按預期工作。

“我們處在一個新時代，” ASE研究員 William Chen 說?！斑^去，我們通常考慮三個部分——用戶、晶圓廠和介于兩者之間的封裝人員?，F在我們必須考慮更廣泛的生態系統。我們需要設備，我們需要設計工具，所有這些都必須協同工作。這正在發生，因為每個人都有一個共同的目標，那就是異構集成、堆疊芯粒和定制解決方案。過去，我們只有一種前進的方式?，F在我們有多種方法。因此，我們可以為特定用例找到最佳組合，這可能與另一個用例不同?！?/p>

圖 1：2.5D 和 3D-IC 封裝。資料來源：日月光

整個行業都在呼應上述觀點。“這是工具箱中的另一個工具，” Brewer Science首席開發官 Kim Arnold 說?！斑@不僅是關于如何打開和關閉事物并使它們組合在一起的靈活性，而且還在于設計不同的方式來使事物組合在一起。這是英特爾的理念，而且他們并不孤單。這就是創建這些可以組合在一起以形成整個系統的軟件包的工作方式。這就是具有挑戰性的作品?！?/p>

應用程序正在推動技術解決方案。“業界現在正在尋找智能集成解決方案，”Leti 的首席技術官兼副總監 Jean-Rene' Lequepeys 說?！袄纾褂?SOITEC 的 SmartCut 技術的當前版本，將會有像 InP on silicon 或 GaN、SiC、SOI 等組合來滿足應用。”

幾乎所有相關人員都將此視為一個過程，而不是一個快速的變化，并且充滿了重大障礙。“chiplet 的生態系統實際上正在形成，”三星電子產品規劃副總裁 Indong Kim 說?！拌b于摩爾定律所發生的事情，已經有很多投資和興趣使它發揮作用。我不知道是否有人真的擁有該解決方案的靈丹妙****。我們正在監視情況。但這不僅僅是一項技術。您需要研發封裝創新，以及各種 IP 的接口。您還必須能夠找出哪些是已知known good dies

，并確保您有適當的良率。我們試圖回答的問題數不勝數?！?/p>

材料問題

其中一個挑戰是如何集成在不同節點開發并使用不同基板或介電薄膜的芯片，這些芯片可能在不同條件下以不同速率對熱量或老化做出不同反應，包括這些不同芯粒在封裝中的放置位置。

“一個關鍵趨勢是新材料，” Nova的首席技術官 Shay Wolfling 說?！斑^去，我會在實驗室穩定材料，一旦符合要求，我就不需要測量任何東西。我會在一些空白晶圓上測量它，以確保一切都在控制之中。但材料和結構的重要性現在如此重要，以至于每個原子都很重要。隨著過程中的每一次變化，如果你將溫度升高太多——即使退火過程中的變化很小——你也會改變材料的特性。所以你需要監控它們。在晶圓的邊緣可能存在不同的密度，這將表現出不同的行為。”

不同的材料也使得預測這些不同的部件如何與其他組件一起工作變得更加困難。

“關鍵是一致的特性，” Onto Innovation軟件產品管理總監 Mike McIntyre 說?！澳氵x擇芯粒的原因是為了獲得產量和性能的靈活性。因此，雖然銻和鉍等材料有利于通信，但我不想用這些材料構建 CPU，因為它會影響我的晶體管性能。所以我正在根據最適合該芯粒的技術構建芯粒。從經濟的角度來看，我認為芯粒的數量不會下降。如果有的話，數字會上升?！?/p>

設計問題

布局對于這些設備的功能至關重要，它涉及許多因素，例如用例、熱膨脹系數、各種類型的噪聲，以及它們在一段時間內和在給定功率預算內的性能。

“這個行業的現狀就像芯粒，你有可以由不同的公司單獨制作的分區，然后他們一起交談，”imec高級研究員、研發副總裁兼 3D 系統集成項目主任 Eric Beyne 說?！八梢怨ぷ鳎_實引入了 PHY 接口，并且不會減少延遲。所以你只能針對非關鍵時間問題這樣做，比如 L3 緩存，而不是 L2 緩存。所以如果你想進入你的芯片內部并在層次結構中更深入到內核本身——比如說 L1 或 L2 緩存，那么你可以拆分設計。但是您不會為此使用現成的內存。它將與您的芯片共同設計。因此，EDA 工具需要能夠在布局布線期間同時處理不同層的 PDK。這是我們一直在與 Cadence 積極合作的事情，他們已經發布了實際的布局布線工具來滿足我稱之為 3D SoC 的這種深度。從設計的角度來看，存在很多挑戰，因為您必須在多層中進行布局布線。工具通常不會以這種方式工作，因此您必須引導工具，例如，將內存放在一個級別上，將邏輯放在另一個級別上。然后優化互連?！?/p>

互連在挑戰列表中也名列前茅。芯粒需要將各個芯片相互連接，最后連接到封裝中的基板。今年早些時候發布的 Universal Chiplet Interconnect Express (UCIe) 標準是朝這個方向邁出的一步。它結合了 CXL 和 PCIe 協議。然而，這種方法在真正“通用”之前還有一段路要走。

物理層是起點?！澳惚仨氉?PHY 正確，” Arteris IP首席營銷官 Michal Siwinski 說?！澳阈枰_保物理層面有效。這是我們看到更多大公司聚集在一起的地方。我們將需要一種或兩種行業標準方法將所有內容連接在一起。但要真正讓它發揮作用，你必須能夠以一種標準化、可重復的方式來做到這一點。”

集成和連接問題

自 1980 年代以來，將多個芯片集成到一個封裝中就已經存在，但將現代芯片分解為核心部件，然后將它們集成到一個封裝中，這比舊的多芯片模塊要困難得多。

“使用單片集成電路的一大好處是連接數量減少了。您只是在邊緣設置了 I/O，因此可靠性猛增，” Ansys產品營銷總監 Marc Swinnen 說道。“但現在我們要進行異構集成。我們一直是單一芯片太久了，以至于我們忘記了互連并不是一件好事，現在我們要回到數百萬個微小的凸點連接。那將是什么可靠性？

這些考慮因素會影響生產的各個方面，從設計到如何進行檢驗。Synopsys首席架構師兼研究員 Yervant Zorian 表示：“我們看到人們對芯粒很感興趣。在許多情況下，他們通過 PHY 進行通信。如果是邏輯到邏輯的通信，他們正在使用 UCIe。如果它是邏輯到內存的芯粒，他們正在使用 HBM，但在這兩種情況下，您都需要用于診斷、修復和監控的引擎。過去，我們只是為了存儲而依靠測試和修復。今天我們想提前看看。我們不想等到芯片出現故障。所以這就是我們想要監控的原因。是預防性維護。通過監控，你可以看到隨著時間的推移而退化，你就會知道什么時候會發生?！?/p>

圖 2：未來事物的形狀——3D-IC。資料來源：新思科技

這是晶圓代工廠和 IDM 構建自己的生態系統的原因之一。以臺積電為例，其開發了一種3DFabric，可用于前后端封裝。要創建一個商業 chiplet 市場，其中來自多個供應商的 chiplet 是根據使它們能夠真正即插即用的標準開發的，這將困難得多，據一些業內人士稱，這可能需要十年的大部分時間。

“當我們構建這些基于多個芯粒的系統時，我們需要驗證整個封裝中芯粒 A 到芯粒 B 到芯粒 C 之間的導電性是否全部正確連接，” CadenceIC 封裝產品管理總監 John Park 說?！霸?IC 領域，我們稱之為 LVS（版圖與原理圖），但在代工封裝層面也需要應用類似的概念。對于單個裸片，它并沒有那么復雜，但是當您轉移到 FOWLP 中的多個芯片或芯粒時，您需要驗證所有東西都正確連接在一起。當人們將設計流程放在一起并盡早考慮時，這對人們來說非常重要?！?/p>

最重要的是，芯粒還受到異質結構的其他挑戰，例如熱應力和機械應力。

“你有一個芯片，它的溫度更均勻，”Swinnen 說?！暗钱斈阍谝粋€interposer上有多個芯片時，你會有不同的溫度，它們會以不同的方式膨脹。您可能會出現翹曲，并且現在微凸塊非常小，它們的可靠性存在風險。我們知道壓力會影響晶體管甚至電線的電氣性能。不同的應力將對電氣參數產生不同的影響?！?/p>

但還有更多。芯粒面臨著另一個熟悉的挑戰——die shift。Cadence 的 Park 說：“解決die shift對于從一個或兩個芯片轉向可以支持多個芯片或芯粒的世界至關重要?！?nbsp;“你擁有的芯片越多，每個芯片都會稍微移動一兩度，然后你把六個放在一起，就再也沒有任何連接了。”

西門子 EDA的電子行業經理 John Parry指出了類似的問題?！澳忝媾R著多種相互影響的挑戰。從一個芯片的角度來看可能是一個好的解決方案，實際上會使下一個芯片的情況變得更糟。如果我可以將更多的熱量從一個芯粒傳導到基板中，它會使該芯片變冷，但會提高基板的溫度，從而提高所有其他芯片的溫度。這是一個打地鼠問題，你剛解決了一個問題，它就給你帶來了另一個領域的問題。”

好處

不過，還是有好消息。芯?？梢詭椭袠I更好地應對熱問題，這些問題已成為高級架構的持久性問題，因為許多現有方法都不是最優的。

“熱節流絕對是一種降低溫度的機制，” Amkor高級工程師 Nathan Whitchurch 說。“但沒有人喜歡這樣做，因為你所有的工程工作都是為了從你的設備中獲得盡可能多的功率和盡可能多的性能，只是因為阻止它而被浪費了。”

芯粒為智能平面規劃提供了更多機會，因此可以避免將邏輯芯片堆疊在邏輯芯片之上等問題，以及隨后的滯熱問題。

“你仍然非常緊密地集成芯片，”Parry 說?！澳闶窃谝粋€非常高的互連密度基板上做的，但你是在平面內做而不是堆疊它們。這使您可以將具有不同材料的不同封裝或不同芯粒組合在一起。它允許您為這些芯粒中的任何一個使用成本最優化的解決方案。它還為低功耗設計提供了一些機會，因為通過這種基板設計，您可以采用一個芯粒，并且只為您想要的部分供電，這樣您就不會最終為您不需要的部分供電需要。在將事物組合在一起方面，您的巧妙程度實際上是沒有限制的?！?/p>

結論

盡管存在實施挑戰，但芯粒的未來似乎充滿希望，尤其是隨著 UCIe 標準的制定。Swinnen 說：“chiplet 的想法肯定正在蓬勃發展。” “這在商業領域仍然是一個夢想，但它正在被應用。例如，AMD 在他們自己的公司內部有一個小的 chiplet 生態系統和他們自己的產品。”

隨著 chiplets 行業的發展，JCET 全球技術營銷高級總監 Michael Liu 在一年多前提出的一個問題仍未解決。“每當我們的客戶與我們談論芯粒時，他們總是會問這個問題：‘芯粒在上市時間方面對我們有多大幫助？’ 我們總是發現為他們量化答案非常具有挑戰性。異構集成的整個價值鏈尚不明確。這是我們所有人——OSAT、代工廠和 IDM——一路上要考慮的事情?！?/p>