a一级爱做片免费观看欧美,久久国产一区二区,日本一二三区免费,久草视频手机在线观看

首頁　 資訊　 商機 　 下載　 拆解 　 高校　 招聘 　 雜志　 會展　 EETV　 百科 　 問答　 電路圖　 工程師手冊 　 Datasheet　 100例 　 活動中心　 E周刊閱讀 　 樣片申請
EEPW首頁 >> 主題列表 >> vhdl-ams

vhdl-ams 文章 進入vhdl-ams技術社區

基于VHDL語言為核心的EDA技術在醫學中的應用

  • VHDL超高速集成電路硬件描述語言是隨著集成電路系統化和高度集成化逐步發展起來的，是一種用于數字系統設計、測試，面向多領域、多層次的IEEE標準硬件描述語言。
  • 關鍵字： VHDL  Max+PlusⅡ  EDA  

“eRamp”項目加強德國至整個歐洲的電力電子行業實力

  • 　　2017年6月6日，德國慕尼黑和德累斯頓訊—作為歐洲最重要的能效研究項目之一，“eRamp”已圓滿結束。過去三年里，來自商界和科技界的26個合作伙伴開發出能確保更高效利用能源的創新型電子元器件。他們側重于快速引入全新生產技術，如節能芯片的封裝技術。eRamp項目涵蓋從發電和輸電一直到用電的整個電力電子產業鏈的各個環節。作為領先的全球功率半導體供應商，英飛凌帶領整個歐洲六國合作開展該研究項目。該項目加強了德國至整個歐洲作為電力電子技術中心的實力?！　∮w凌科技德累斯頓研究中心研發與創新項目高級經理兼eR
  • 關鍵字： eRamp  AMS  

EDA中的車載DVD位控主要VHDL源程序

FPGA系列相關圖書介紹

基于FPGA的數字式心率計的設計實現

  • 心率計是常用的醫學檢查設備，實時準確的心率測量在病人監控、臨床治療及體育競賽等方面都有著廣泛的應用。心率測量包括瞬時心率測量和平均心率測量。瞬時心率不僅能夠反映心率的快慢。同時能反映心率是否勻齊；平均心率雖只能反映心率的快慢，但記錄方便，因此這兩個參數在測量時都是必要的。
  • 關鍵字： VHDL  數字式  FPGA  心率計  設計  

VHDL結構體的行為描述法

  • 所謂結構體的行為描述（behavioral descriptions），即對設計實體按算法的路徑來描述。行為描述在EDA工程中稱為高層次描述或高級描述，
  • 關鍵字： VHDL  結構體  行為描述法  

異步FIFO的VHDL設計

  • 本文給出了一個利用格雷碼對地址編碼的羿步FIFO的實現方法，并給出了VHDL程序，以解決異步讀寫時鐘引起的問題。
  • 關鍵字： 異步  FIFO  VHDL  設計  

VHDL結構體的結構化描述法

  • 在結構體中，設計任務的程序包內定義了一個8輸入與門（and8）和一個二異或非門（xnor2）。把該程序包編譯到庫中，可通過USE從句來調用這些元件，并從work庫中的gatespkg程序包里獲取標準化元件。
  • 關鍵字： VHDL  結構體  結構化  描述法  

VHDL結構體的數據流描述法

  • 據流描述（dataflow description）是結構體描述方法之一，它描述了數據流程的運動路徑、運動方向和運動結果。例如，同樣是一個8位比較器采用數據流法編程
  • 關鍵字： VHDL  結構體  數據流  描述法  

用VHDL設計實現的有線頂盒信源發生方案

  • VHDL是隨著可編輯邏輯器件(PLD)的發展而發展起來的一種硬件描述語言。它是1980年美國國防部VHSIC(超高速集成電路)計劃的一部分，并于1986年和1987年分別成為美國國防部和IEEE的工業標準。作為一種硬件設計時采用的標準語言，VHDL具有極強的描述能力，能支持系統行為級、寄存器傳輸級和門級三個不同層次的設計，這樣設計師將在TOP-DOWN設計的全過程中均可方便地使用同一種語言。
  • 關鍵字： VHDL  有線頂盒  信源發生  方案  

Verilog語言要素

  • Verilog HDL 中的標識符 (identifier) 可以是任意一組字母、數字、 $ 符號和 _( 下劃線 ) 符號的組合，但標識符的第一個字符必須是字母或者下劃線。另外，標識符是區分大小寫的。
  • 關鍵字： Verilog  語言要素  VHDL  

Verilog HDL的歷史及設計流程

  • Verilog HDL 是硬件描述語言的一種，用于數字電子系統設計。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創的。 Phil Moorby 后來成為 Verilog － XL 的主要設計者和 Cadence 公司（ Cadence Design System ）的第一個合伙人。
  • 關鍵字： VerilogHDL  VHDL  設計流程  

SystemVerilog語言簡介

  • Verilog模塊之間的連接是通過模塊端口進行的。為了給組成設計的各個模塊定義端口，我們必須對期望的硬件設計有一個詳細的認識。不幸的是，在設計的早期，我們很難把握設計的細節。
  • 關鍵字： SystemVerilog  語言  VHDL  

HDL語言種類

  • HDL 語言在國外有上百種。高等學校、科研單位、 EDA 公司都有自己的 HDL 語言?，F選擇較有影響的作簡要介紹。
  • 關鍵字： HDL  VHDL  種類  

Verilog HDL和VHDL的比較

  • 這兩種語言都是用于數字電子系統設計的硬件描述語言，而且都已經是 IEEE 的標準。 VHDL 1987 年成為標準，而 Verilog 是 1995 年才成為標準的。這個是因為 VHDL 是美國軍方組織開發的，而 Verilog 是一個公司的私有財產轉化而來的。為什么 Verilog 能成為 IEEE 標準呢？它一定有其優越性才行，所以說 Verilog 有更強的生命力。
  • 關鍵字： Verilog  VHDL  HDL  
共328條 4/22 |‹ « 2 3 4 5 6 7 8 9 10 11 » ›|
關于我們 - 廣告服務 - 企業會員服務 - 網站地圖 - 聯系我們 - 征稿 - 友情鏈接 - 手機EEPW
Copyright ?2000-2015 ELECTRONIC ENGINEERING & PRODUCT WORLD. All rights reserved.
《電子產品世界》雜志社 版權所有 北京東曉國際技術信息咨詢有限公司
備案 京ICP備12027778號-2 北京市公安局備案：1101082052    京公網安備11010802012473