Mentor公司的ModelSim是業界最優秀的HDL語言仿真軟件，它能提供友好的仿真環境，是業界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。它采用直接優化的編譯技術、Tcl/Tk技術、和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。
淺析基于Modelsim FLI接口的協同仿真
介紹了如何利用modelsim提供的FLI(Foreign Langu
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HDL ASIC
我們來做一個4選一的Mux的實驗，首先是利用if…else語句來做，如下。
(由輸入xsel來選擇輸出的路數xin0,xin1,xin2,xin3其一，輸出yout)
Ex3:
input clk;
input xin0,xin1,xin2,xin3;
input[1:0] xsel;
output yout;
reg youtr;
always @ (posedge clk)
if(xsel == 2'b00) youtr <
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verilog RTL
這次要說明的一個問題是我在做一個480*320液晶驅動的過程中遇到的，先看一個簡單的對比，然后再討論不遲。
這個程序是在我的液晶驅動設計中提取出來的。假設是x_cnt不斷的增加，8bit的x_cnt加一個周期回到0后，y_cnt加1，如此循環，本意是要讓下面的dout信號只有在x_cnt>=5 & y_cnt=0或者x_cnt<= 4,y_cnt=1這個區間內為1，其它時刻內為0。一般而言會有如下兩種描述，前者是時序邏輯，后者是組合邏輯。當然除了下面兩種編碼風格外，還可以有很
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verilog RTL
相信學過單片機的同學對I2C總線都不陌生吧，今天我們來學習怎么用verilog語言來實現它，并在FPGA學習版上顯示。
i2c總線在近年來微電子通信控制領域廣泛采用的一種新型的總線標準，他是同步通信的一種特殊方式，具有接口少，控制簡單，器件封裝形式小，通信速率高等優點。在主從通信中，可以有多個i2c總線器件同時接到i2c總線上，所有與i2c兼容的器件都有標準的接口，通過地址來識別通信對象，使他們可以經由i2c總線互相直接通信。
i2c總線由兩條線控制，一條時鐘線SCL，一條數據線SDA，這
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FPGA i2c verilog
一、關于HDL
1. HDL簡介
HDL ： Hardware Discription Language 硬件描述語言，即描述FPGA/CPLD內部邏輯門的工作狀態，來實現一定電路。
隨著EDA技術的發展，使用硬件語言設計PLD/FPGA成為一種趨勢。目前硬件描述語言有VHDL、Verilog、Superlog、System C、Cynlib C++、C Level等。 各種語言有各種優勢，根據業界應用而定。
2. VHDL和Verilog區別
在業界，VHDL和Veri
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FPGA Verilog
剛開始玩CPLD/FPGA開發板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復雜的程序，如果不注意coding style，很容易就溢出了。當時做一個三位數的解碼基本就讓我苦死了，對coding style的重要性也算是有一個比較深刻的認識了。
后來因為一直在玩xilinx的spartan3 xc3s400，這塊芯片資源相當豐富，甚至于我在它里面緩存了一幀640*480*3/8BYTE的數據都沒有問題(VGA顯示用)。而最近
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FPGA verilog RTL
學習FPGA其實也不算久，開始的時候參考別人的代碼并不多，大多是自己寫的，那時候做時序邏輯多一些。參加了中嵌的培訓班，一個多月的時間在熟悉ISE軟件的使用以及verilog語法方面下了苦功，也參考了不少書，算是為自己打下了比較好的基礎。因為那時候培訓的方向是軟件無線電方面的，所以做了很多有關的模塊程序，之前的日志里也發表了很多，關鍵是一個興趣，感覺仿真后看到自己的一個個算法思想得到實現真有成就感。后來停了一段時間，因為實在沒有比較有意思的活干了。
直到前段時間開始使用SP306的開發板，然后會參
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FPGA verilog
圖像傳感器，或稱感光元件，是一種將光學圖像轉換成電子信號的設備，它被廣泛地應用在數碼相機和其他電子光學設備中。早期的圖像傳感器采用模擬信號，如攝像管(video camera tube)。如今，圖像傳感器主要分為感光耦合元件(charge-coupled device, CCD)和互補式金屬氧化物半導體有源像素傳感器(CMOS Active pixel sensor)兩種。本文介紹基于CMOS或CCD兩種圖像傳感器的應用及技術文獻，供大家參考。
基于USB傳輸及CMOS圖像傳感器的指紋識別儀的實
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Verilog HDL QuartusⅡ VHDL
上次看了一下關于乘法器的Verilog代碼，有幾個地方一直很迷惑，相信很多初學者看這段代碼一定跟我當初一樣，看得一頭霧水，在網上也有一些網友提問，說這段代碼不好理解，今天小墨同學就和大家一起來看一下這段代碼，我會親自在草稿紙上演算，盡量把過程寫的詳細些，讓更多的人了解乘法器的設計思路。
下面是一段16位乘法器的代碼，大家可以先瀏覽一下，之后我再做詳細解釋
module mux16(
clk,rst_n,
start,ain,bin,yout,done
);
inpu
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FPGA Verilog 時序邏輯
“FPGA目前非常火，各個高校也開了FPGA的課程，但是FPGA并不是每個人都適合，FPGA講究的是一個入道，入什么道，入電子設計的道，就是說，這個過程，你得從電子設計開始，然后再學FPGA，而不是先從VHDL/Verilog開始，直接跳過數電模電。這一點非常重要，這涉及到你以后的發展高度的問題。我是過來人，我深刻體會到FPGA與數電模電的基礎的深層次聯系。對于本科生而言，你可以把FPGA當作業余興趣，但不要把它當成今后的飯碗，你可以保持這個興趣直到研究生讀完。從我招聘的情況來看，做FPG
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FPGA Verilog SRAM
引言
數字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件, 它能滿足波器對幅度和相位特性的嚴格要求, 避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。
1 FIR 數字濾波器
FIR 濾波器用當前和過去輸入樣值的加權和來形成它的輸出, 如下所示的前饋差分方程所描述的。
FIR 濾波器又稱為移動均值濾波器, 因為任何時間點的輸出
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Verilog 數字濾波器
引言
數字濾波器是語音與圖像處理、模式識別、雷達信號處理、頻譜分析等應用中的一種基本的處理部件, 它能滿足波器對幅度和相位特性的嚴格要求, 避免模擬濾波器所無法克服的電壓漂移、溫度漂移和噪聲等問題。有限沖激響應(FIR)濾波器能在設計任意幅頻特性的同時保證嚴格的線性相位特性。
1 FIR 數字濾波器
FIR 濾波器用當前和過去輸入樣值的加權和來形成它的輸出, 如下所示的前饋差分方程所描述的。
FIR 濾波器又稱為移動均值濾波器, 因為任何時間點的輸出
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Verilog FIR 數字濾波器
9、關于任務和函數的小結，挑幾點重要的說一下吧
(1)任務具有多個輸入、輸入/輸出和輸出變量，在任務重可以使用延遲、事件和時序控制結構，在任務重可以調用其它任務和函數。與任務不同，函數具有返回值，而且至少要有一個輸入變量，而且在函數中不能使用延遲、事件和時序控制結構，函數可以條用函數，但是不能調用任務。
(2)在聲明函數時，系統會自動的生成一個寄存器變量，函數的返回值通過這個寄存器返回到調用處。
(3)函數和任務都包含在設計層次中，可以通過層次名對他們實行調用。這句話什么意思啊?
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FPGA Verilog
我們接著上篇文章繼續學習，上次提到了兩種賦值語句，讓我們接著往下學。
1、塊語句
塊語句包括兩種，一個是順序塊，一個是并行塊。
(1)順序快
順序快就好比C語言里的大括號“{ }”，在Verilog語法中，用begin…end代替。這里只需要知道，在begin…end中間的語句是順序執行的就行了。
(2)并行塊
并行塊可以算是一個新的知識點，與順序塊最大的不同就是并行塊中的語句是同時開始執行的，要想控制語句的先后順
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FPGA Verilog
這幾天復習了一下Verilog的語法知識，就借此寫寫我對這些東西的想法吧。感覺呢，是和C語言差不多，具有C語言基礎的朋友學起來應該沒什么問題，和C語言相同的地方就不說了吧，重點說一下不同點吧。
1、模塊的結構
模塊呢，是Verilog的基本設計單元，它主要是由兩部分組成，一個是接口，另一個是邏輯。下面舉一個小例子說明一下：
module xiaomo (a,b,c,d);
input a,b;
output c,d;
assign c=a|b;
assign
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FPGA Verilog
verilog-hdl介紹
您好，目前還沒有人創建詞條verilog-hdl!
歡迎您創建該詞條，闡述對verilog-hdl的理解，并與今后在此搜索verilog-hdl的朋友們分享。
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