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fpga-spartan 文章 進入fpga-spartan技術社區

Microchip推出低成本PolarFire SoC Discovery工具包 加速RISC-V和FPGA設計

  • 嵌入式行業對基于RISC-V?的開源處理器架構的需求日益增長，但在商用芯片或硬件方面的選擇仍然有限。為了填補這一空白并推動創新，Microchip Technology Inc.（微芯科技公司）宣布推出PolarFire? SoC Discovery工具包。通過為嵌入式處理和計算加速提供用戶友好、功能豐富的開發工具包，Microchip可幫助各種水平的工程師采用新興技術。新發布的開源開發工具包具有支持Linux?和實時應用的四核 RISC-V 應用級處理器、豐富的外設和95K低功耗高性能FPGA邏輯元件。
  • 關鍵字： Microchip  PolarFire  嵌入式系統工程師  RISC-V  FPGA  

Verilog HDL基礎知識7之模塊例化

  • Verilog使用模塊（module）的概念來代表一個基本的功能塊。一個模塊可以是一個元件，也可以是低層次模塊的組合。常用的設計方法是使用元件構建在設計中多個地方使用的功能塊，以便進行代碼重用。模塊通過接口（輸入和輸出）被高層的模塊調用，但隱藏了內部的實現細節。這樣就使得設計者可以方便地對某個模塊進行修改，而不影響設計的其他部分。在verilog中，模塊聲明由關鍵字module開始，關鍵字endmodule則必須出現在模塊定義的結尾。每個模塊必須具有一個模塊名，由它唯一地標識這個模塊。模塊的端口列表則描述
  • 關鍵字： FPGA  verilog HDL  模塊例化  

Verilog HDL基礎知識6之語法結構

  • 雖然 Verilog 硬件描述語言有很完整的語法結構和系統，這些語法結構的應用給設計描述帶來很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎上的。有些語法結構是不能與實際硬件電路對應起來的，比如 for 循環，它是不能映射成實際的硬件電路的，因此，Verilog 硬件描述語言分為可綜合和不可綜合語言。下面我們就來簡單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉化為相應的電路結構。因此，我們常用可綜合語句來描述數字硬件電路。(2) 所
  • 關鍵字： FPGA  verilog HDL  語法結構  

英特爾FPGA Vision線上研討會亮點搶先看

  • 繼宣布將可編程解決方案事業部 (PSG) 作為獨立業務部門運營后，英特爾將于3月1日舉行FPGA Vision線上研討會。屆時，首席執行官Sandra Rivera和首席運營官Shannon Poulin將分享有關全新企業品牌、公司愿景與戰略，以及市場增長機會的更多信息。 英特爾PSG團隊誠邀您參加本次線上研討會，深入了解獨立運營的全新FPGA公司，持續增長的市場及客戶需求，以及我們旨在助力行業創新加速的產品路線圖。與此同時，線上研討會還將重點介紹FPGA在AI領域的布局，即如何使AI在數據中心
  • 關鍵字： 英特爾  FPGA  

Verilog HDL基礎知識4之阻塞賦值 & 非阻塞賦值

  • 阻塞賦值語句串行塊語句中的阻塞賦值語句按順序執行，它不會阻塞其后并行塊中語句的執行。阻塞賦值語句使用“=”作為賦值符。  例子 阻塞賦值語句  reg x, y, z;  reg [15:0] reg_a, reg_b;  integer count;   // 所有行為語句必須放在 initial 或 always 塊內部  initial  begin          x
  • 關鍵字： FPGA  verilog HDL  阻塞賦值  非阻塞賦值  

Verilog HDL基礎知識4之wire & reg

  • 簡單來說硬件描述語言有兩種用途：1、仿真，2、綜合。對于wire和reg，也要從這兩個角度來考慮。\從仿真的角度來說，HDL語言面對的是編譯器（如Modelsim等），相當于軟件思路。 這時： wire對應于連續賦值，如assignreg對應于過程賦值，如always，initial\從綜合的角度來說，HDL語言面對的是綜合器（如DC等），要從電路的角度來考慮。 這時：1、wire型的變量綜合出來一般是一根導線；2、reg變量在always塊中有兩種情況：(1)、always后的敏感表中是（a or b
  • 關鍵字： FPGA  verilog HDL  wire  reg  

利用FPGA進行基本運算及特殊函數定點運算

  • 一、前言　　FPGA以擅長高速并行數據處理而聞名，從有線/無線通信到圖像處理中各種DSP算法，再到現今火爆的AI應用，都離不開卷積、濾波、變換等基本的數學運算。但由于FPGA的硬件結構和開發特性使得其對很多算法不友好，之前本人零散地總結和轉載了些基本的數學運算在FPGA中的實現方式，今天做一個系統的總結歸納。二、FPGA中的加減乘除1.硬件資源　　Xilinx 7系列的FPGA中有DSP Slice ，叫做“DSP48E1”這一專用硬件資源，這是一個功能強大的計算單元，單就用于基本運算的部分有加減單元和乘
  • 關鍵字： FPGA  數學運算  

FPGA內部自復位電路設計方案

  • 1、定義　　復位信號是一個脈沖信號，它會使設計的電路進入設定的初始化狀態，一般它作用于寄存器，使寄存器初始化為設定值；其脈沖有效時間長度必須大于信號到達寄存器的時延，這樣才有可能保證復位的可靠性。　　下面將討論FPGA/CPLD的復位電路設計。　　2、分類及不同復位設計的影響　　根據電路設計，復位可分為異步復位和同步復位?！　τ诋惒綇臀?，電路對復位信號是電平敏感的，如果復位信號受到干擾，如出現短暫的脈沖跳變，電路就會部分或全部被恢復為初始狀態，這是我們不愿看到的。因此，異步復位信號是一個關鍵信號，在電路
  • 關鍵字： FPGA  復位電路  

Verilog HDL基礎知識3之抽象級別

  • Verilog可以在三種抽象級別上進行描述：行為級模型、RTL級模型和門級模型。行為級（behavior level）模型的特點如下。1、它是比較高級的模型，主要用于testbench。2、它著重于系統行為和算法描述，不在于系統的電路實現。3、它不可以綜合出門級模型。4、它的功能描述主要采用高級語言結構，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級（register tr
  • 關鍵字： FPGA  verilog HDL  抽象級別  

Verilog HDL基礎知識2之運算符

  • Verilog HDL 運算符介紹算術運算符首先我們介紹的是算術運算符，所謂算術邏輯運算符就是我們常說的加、減、乘、除等，這類運算符的抽象層級較高，從數字邏輯電路實現上來看，它們都是基于與、或、非等基礎門邏輯組合實現的，如下。/是除法運算，在做整數除時向零方向舍去小數部分。%是取模運算，只可用于整數運算，而其他操作符既可用于整數運算，也可用于實數運算。例子：我們在生成時鐘的時候，必須需選擇合適的timescale和precision。當我們使用“PERIOD/2”計算延遲的時候，必須保證除法不會舍棄小數部
  • 關鍵字： FPGA  verilog HDL  運算符  

如何用內部邏輯分析儀調試FPGA？

  • 1 推動FPGA調試技術改變的原因　　進行硬件設計的功能調試時，FPGA的再編程能力是關鍵的優點。CPLD和FPGA早期使用時，如果發現設計不能正常工作，工程師就使用“調試鉤”的方法。先將要觀察的FPGA內部信號引到引腳，然后用外部的邏輯分析儀捕獲數據。然而當設計的復雜程度增加時，這個方法就不再適合了，其中有幾個原因。第一是由于FPGA的功能增加了，而器件的引腳數目卻緩慢地增長。因此，可用邏輯對I/O的比率減小了，參見圖1。此外，設計很復雜時，通常完成設計后只有幾個空余的引腳，或者根本就沒有空余的引腳能用
  • 關鍵字： FPGA  邏輯分析儀  

xilinx FPGA中oddr，idelay的用法詳解

  • 我們知道xilinx FPGA的selectio中有ilogic和ologic資源，可以實現iddr/oddr，idelay和odelay等功能。剛入門時可能對xilinx的原語不太熟練，在vivado的tools-> language templates中搜索iddr idelay等關鍵詞，可以看到A7等器件下原語模板。復制出來照葫蘆畫瓢，再仿真一下基本就能學會怎么用了。1. oddroddr和iddr都一樣，以oddr為例，先去templates里把模板復制出來。Add simulation s
  • 關鍵字： xilinx FPGA  oddr  idelay  

FPGA實現OFDM通信

  • OFDM中調制使用IFFT，解調使用IFFT，在OFDM實現系統中，FFT和IFFT時必備的關鍵模塊。在使用Xilinx的7系列FPGA（KC705）實現OFDM系統時，有以下幾種選擇：（1）在Vivado中調用官方的FFT的IP核（AXI-Stream總線）；（2）在Vivado HLS中調用官方的FFT的IP核（內部FFT通信AXI-Stream總線），可以自己增加外部封裝接口類型；（3）Verilog編寫FFT，很復雜，找到了一個1024點的并行流水線的，但是資源耗費太大，8192點時很難滿足，不采
  • 關鍵字： FPGA  OFDM  通信  

萊迪思榮獲匯川技術（Inovance）優秀質量獎

  • 中國上?！?024年1月29日——萊迪思半導體（NASDAQ：LSCC），低功耗可編程器件的領先供應商，今日宣布在由全球600多家供應商和合作伙伴參加的匯川技術年度供應商大會上榮獲“優秀質量獎”。匯川技術表彰的企業提供創新的解決方案，可加速其工業自動化解決方案開發，幫助制造商提高生產效率和加工精度。萊迪思半導體銷售副總裁王誠表示：“在萊迪思，我們專注于與客戶密切合作，通過我們的低功耗、小尺寸解決方案和服務，幫助他們實現設計目標并縮短產品上市時間。我們很榮幸匯川授予我們這一享有盛譽的獎項，我們期待與匯川繼
  • 關鍵字： 萊迪思  匯川  Inovance  FPGA  低功耗可編程器件  

Verilog HDL簡介&基礎知識1

  • Verilog 是 Verilog HDL 的簡稱，Verilog HDL 是一種硬件描述語言（HDL：Hardware Description Language），硬件描述語言是電子系統硬件行為描述、結構描述、數據流描述的語言。利用這種語言，數字電路系統的設計可以從頂層到底層（從抽象到具體）逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。然后，利用電子設計自動化（EDA)工具，逐層進行仿真驗證，再把其中需要變為實際電路的模塊組合，經過自動綜合工具轉換到門級電路網表。接下去，再用專用
  • 關鍵字： FPGA  verilog HDL  EDA  
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