- 引言當芯片的設計規模越來越大，朝向SoC發展時，RTL級功能仿真時間還可以忍受，但門級仿真己經成為不可能繼續廣泛使用的技術了。對設計進行完備性驗證要求有足夠的測試向量，隨著設計規模的增大，需要的仿真向量也急劇增加。近十年來，芯片的設計規模增大了100倍，仿真向量增加了近10000倍。二者的共同作用使門級仿真所需的時間飛速增長。要找到如此龐大的能夠保證驗證完備性的仿真向量集也變得不太可能。
另一方面，芯片設計又面臨著上市時間的巨大壓力，驗證的不足直接導致芯片不能通過測試，由此可能造成更大的損失。驗證，尤其
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