微電子半導體解決方案全球領先廠商意法半導體（紐約證券交易所代碼：STM）宣布，采用經權威機構認證的電子系統級（ESL）系統芯片參考設計流程。

　　在十多個采用新設計流程開發的專用集成電路（ASIC）成功定案后，顯示新設計流程較傳統方法提高生產率四到十倍，已經在ST內部推廣應用，。此外，市場對整合數字信號和射頻/混合信號技術的完整系統級平臺的需求日益增長，ST的解決方案還能滿足消費電子市場領先廠商的設計需求。ST的很多尖端產品都已利用這個參考設計流程開發，如200萬像素YUV CMOS 圖像傳感器和高集成度的手機圖像處理硬件加速器。

　　針對下一代消費電子設備的復雜設計，以復雜數字CMOS設計為目標應用，ST完整的ESL參考設計流程整合了高層合成技術、時序等效驗證、功率分析和用于查找代碼錯誤的lint查錯工具，為客戶提供了從ANSI C++到RTL的完整設計方法，包括認證的RTL到GDS2設計流程。因此，采用ST的ESL參考設計流程后，硬件設計人員能夠更快地設計和驗證芯片，而且芯片品質更加可靠。

　　這個先進的設計流程是ST與每個ESL核心技術方面最好的EDA提供商密切合作超過三年的結晶。ST設計流程被整合在下列工具中：Atrenta的工業標準的RTL lint查錯和功率分析工具SpyGlass®；Mentor Graphics® Catapult® C合成工具；Calypto Design Systems的SLEC 等效驗證工具，提供從純ANSI C++ 到RTL的高效合成和對最終實現的RTL的功能性的形式驗證。這個先進的設計流程是一個完整的解決方案，包括：RTL lint簽核、功率估算和分析、C到C形式等效驗證、C到RTL形式等效驗證、SystemC 模型生成、C到RTL高層合成，能夠最大限度地降低風險，縮短設計周期，將實際生產率提高四到十倍。

　　此外，ST還將設計驗證流程成功地應用到射頻/混合信號集成電路設計中，以加快多頻段、多形式無線產品用復雜混合信號芯片組的開發速度。射頻/混合信號芯片設計流程是以安捷倫的高級設計系統（ADS）軟件和Mentor Graphics的Catapult C合成技術為基礎。

　　安捷倫的ADS平臺整合了經過優化的用于描述芯片數字單元的ANSI-C代碼，能夠按照現行的無線標準驗證射頻/混合信號的設計性能。驗證完成后，優化的ANSI-C立即輸入到Mentor的Catapult C編譯器內，生成集成電路高速硬件描述語言 （VHDL），把邏輯門層合成一個專用集成電路。

　　“ST的解決方案是業內最先進的系統級設計流程之一，能夠處理當今系統級芯片設計日益提高的復雜性，”意法半導體副總裁兼中央CAD與設計解決方案總經理Philippe Magarshack表示，“通過綜合利用安捷倫、Atrenta、Calypto、Mentor等廠商最好的設計驗證工具和ST自有的設計技術，我們的系統級設計流程能夠以更快的速度打造品質更高的芯片，提高生產率，使我們的客戶成為ST先進芯片技術的最大收益者。”

　　更多CAD工具詳情請訪問：
安捷倫高級設計系統- http://www.agilent.com/find/eesof-ads
Atrenta的SpyGlass - http://www.atrenta.com/solutions/products/spyglass_power.htm
Calypto的SLEC等校驗證工具 - http://www.calypto.com/slecsystemhls.php
Mentor的Catapult C - http://www.mentor.com/products/esl/high_level_synthesis/index.cfm