基于最佳接收的UART的設計與實現
加入技術交流群
4 綜合與測試
本文引用地址：http://www.j9360.com/article/83208.htmUART設計完成后，采用Altera公司 的開發軟件QuartusII綜合實現，器件選用Cyclone系列的FPGA——EP1C12Q240C8。整個UART占用了120個FPGA的邏輯單元(LE，Logic Element)。可以說所耗邏輯資源非常小，而且使用方便，適合工程使用。
為了測試這個UART的IP的工作穩定度，采用串口助手以各種速率不間斷發送數據流給UART進行接收測試并回發，在每次長達15分鐘的不間斷接收并回發數據的測試過程中，UART的通信錯誤是0。在性能上，比以前設計的UART(基于單次采樣而不是基于最佳接收)大為提高，而消耗的邏輯資源基本一致。目前這個基于最佳接收的UART的IP已經在本研究所的FPGA產品中推廣，獲得一致好評。
參考文獻
1 繆眾林，丁克忠.帶硬件地址識別的UART IP的設計和實現.電子技術應用，2004；30(6)
2 李群芳，黃 建.單片微型計算機與接口技術.北京：電子工業出版社，2001
3 樊昌信.通信原理(第5版).北京：國防工業出版社，2001
4 Bernard Sklar.Digital Commun-ications Fundamentals and Applications(Second Edition).Beijing：Publishing House of Electronics Industry，2002
5 Cyclone_device_handbook.Altera Corp，2003，10
評論