全球電子設計創新領先企業Cadence設計系統公司(納斯達克: CDNS)，今天公布了一系列新的定制IC設計功能，幫助芯片制造商加快大型復雜設計的量產化，尤其是在65納米及以下的高級節點工藝。這些經過實際生產證明對Virtuoso®技術的提升，進一步強化了Cadence用于降低風險和提升生產力的同時管理幾何尺寸與復雜性的全套解決方案。

　　對Virtuoso® 定制設計平臺的主要改進將會出現在最新版本中，提供更為緊密的可生產性整合、更好的寄生分析，更快的仿真工具，用于精確而高效地驗證復雜的設計。這些新功能解決了半導體設計公司在高級工藝節點下開發、物理實現、驗證和制造復雜芯片所面臨的現有以及新出現的挑戰。

　　在2007年9月，Cadence提出了“設計即所得” (What you design is what you get)的口號，簡稱“WYDIWYG”，用以描述一種面向高級節點設計的新技術，它特有的注重制造的物理實現與簽收能力，與晶圓廠的簽收息息相關。通過對嵌入實現流程的關鍵制造工藝建模并進行早期優化,縮短了整體設計時間,提升了設計師對于芯片能夠按照最初的設計意圖工作的信心.

　　這些最新改良進一步強化了WYDIWYG方法，提供了面向定制數字、模擬/混合信號與系統級芯片設計的業界最全面的解決方案。

　　Cadence在德國慕尼黑舉辦的CDNLive！歐洲會議中做此公布，這是由Cadence Designers Network發起面向Cadence技術用戶的一系列全球技術會議的一部分。新公布的技術和流程在今天和周三慕尼黑的CDNLive！上得以演示。幾家領先的半導體公司都會在今天以及星期三于慕尼黑舉辦的CDNLive！中提供詳細的技術論文，這些論文將會向CDNLive！的與會者提供。

　　工藝的多樣性與電路寄生效應在高級節點下會產生更大的影響，迫使設計師花好幾天的時間進行仿真，對設計進行驗證。最新的Virtuoso Spectre® Circuit Simulator具有新的turbo技術，它以具有大量寄生的最復雜的模擬與混合信號設計為目標。能夠讓仿真速度加快10到20倍，將仿真的運行時間從幾天減少到幾個小時。新版仿真器還包含了并行處理技術，在流行的多核硬件平臺上將模擬速度進一步加快。使用這些新功能，設計師可以獲得一個具有SPICE精度的新型使用模型，從而提高設計可靠性，并減少量產化時間。當這些改良用于Virtuoso Analog Design Environment GXL，寄生問題就可以被偵測到，并且在設計流程初期就得以克服，而若是到后期才糾正成本會高許多。

　　Virtuoso定制設計平臺IC 6.1.3新版本是業界領先的解決方案，面向模擬和混合信號設計，代表技術上的重大升級, 將在2008年第三季度發布,包括實現并行的設計和有制造意識的新性能，以提高良品率。與MMSIM 7.0新版本中Cadence Multi-Mode Simulation技術緊密結合，升級后的平臺通過Cadence優化技術（局部與全局的）提供圍繞設計與良品率優化的性能提升. 全新的Cadence Express Pcells技術比起傳統的方法可以將設計操作時間降低至十分之一。

　　Cadence為Virtuoso Layout Suite GXL集成了基于空間的布線技術，這使得定制IC設計師可以為其最復雜的設計提供最高的成品質量。

　　“通過我們今天公布的定制IC技術，Cadence提供了一種讓可制造性,性能考慮始終貫穿于其中的設計流程，并且具有讓設計師在其高級節點定制和數字設計中管理工藝比例與復雜性的可互操作性，”Cadence產品及技術部執行副總裁Jim Miller說，“通過我們目前為數字和定制設計提供的綜合設計、物理實現和可制造性解決方案，Cadence讓我們的客戶能夠在高級節點制造出最高質量的芯片，并使得良品率最大化，同時滿足緊迫的進度期限需求。”