摘要：本文對數字中頻信號處理技術進行了研究，采用軟件無線電的設計思想和解決方案，提出了一種基于“AD+FPGA”的中頻信號處理技術，在頻譜分析儀及信號分析儀等接收機中應用廣泛。

引言

　　隨著數字技術的發展，接收機的設計越來越多地采用軟件無線電(software radio)的思想，以開放性、可擴展、結構精簡的硬件為通用平臺，把盡量多的功能用可重構、可升級的構件化軟件來實現。從實際設計來說，射頻模塊盡量簡化，將信號通過ADC轉換為數字信號進行處理，提高接收機的穩定性、通用性并降低實現成本。在接收機中，最常用的是頻譜分析和信號分析功能，本文以現場可編程邏輯器件(FPGA)為設計基礎，簡述頻譜分析和信號分析的中頻處理。

1 方案

　　輸入的射頻信號經過變頻模塊生成153.6MHz的中頻信號，通過ADC進行122.88MHz頻率采樣，數字信號送入FPGA進行數字下變頻(DDC)、CIC抽取、RBW濾波、求模、視頻濾波、檢波后存入RAM后送CPU進行頻譜分析;經過DDC、半帶濾波及CIC后存入DDR2后送CPU進行信號分析，包括矢量信號解調，GSM、TD-SCDMA、WCDMA、TD-LTE及FDD-LTE分析等通信制式的非信令解調。具體中頻處理框圖如圖1所示。

2 具體實現

2.1 模數轉換(AD)

　　ADC是整個中頻處理的關鍵部分，它直接關系到整個接收機的性能指標，其選用主要參考二個指示，即信噪比和采樣頻率。由于信噪比與ADC的有效位數有直接關系：SNR=(6.02N+1.76)dB，其中N為ADC的位數，所以盡量選用高位數ADC;同時，由于中頻的寬帶化需求，需要高采樣時鐘的ADC，如要滿足40MHz的分析帶寬，理論上要求采樣時鐘大于80MHz，本設計的采樣時鐘為122.88MHz。綜合兩方面考慮，ADC我們選用了LINERA公司的LTM9001。

2.2 數字下變頻

　　數字下變頻(DDC)是數字接收機中的關鍵技術，廣泛應用于雷達、聲納和無線電接收機中，主要將中頻信號混頻到基帶，便于后續處理。它跟模擬下變頻類似，包括數字混頻器、數字控制振蕩器及數字低通濾波器三部分，基本結構圖見圖2所示。

　　在本設計中，由于fo=153.6MHz，fs=122.88MHz，滿足fo/ fs =(2n+1)/4，NCO輸出為cos(0)、cos(π/2)、cos(π)、cos(3π/4)，即1，0，-1，0等幾個特殊值，實現了免混頻，用簡單的組合邏輯和取反電路就能實現，具體方法為：先將輸入信號每隔2 個取2 補碼，形成一個新的數據流;再將新數據流每隔一個置0，所得輸出就是混頻后的信號。

2.3 CIC抽取濾波

　　在數據處理系統中，經常需要將信號的采樣率降低以便其后進行數字處理或存儲，接收機最常用的是CIC抽取濾波或半帶抽取濾波。CIC濾波器是級聯積分梳狀濾波器(Cascaded Integrator-Comb Filter)的簡稱，其基本構成單元是積分器和梳狀濾波器。經過若干級級聯后可實現采樣率整數倍的抽取和內插，在接收機的設計中，主要采用CIC進行抽取。抽取濾波器可以實現降低取樣速率并能使通帶混疊或誤差依據在要求的范圍之內。積分器和梳狀濾波器的原理圖如圖3所示。

　　在濾波器的實現時，CIC將只有加法而沒有乘法，有效地節省了硬件資源。其FPGA實現框圖及其控制時序圖如下，只需通過改變抽取率R值，就可以實現大范圍整數倍抽取。

2.4 RBW

　　信號經CIC濾波器抽取后降低了率采樣速率，但頻譜分析儀需要實現從1Hz～3MHz的分辨率帶寬，此時，為了得到更高質量的頻譜波形，需要添加高斯FIR濾波，這里RBW大于等于1kHz時選擇了25級、22 bit濾波器系數，RBW小于1kHz時選擇了1024級，22 bit濾波器系數，滿足帶外衰減優于100 dB。

2.5 半帶濾波抽取

　　半帶濾波器(Half-Band Filter)在多速率信號處理中有著特別重要的位置，半帶FIR濾波器系數對稱、約一半的系數為零，可節約FPGA的MAC資源，是一種高效的數字濾波器。因此這種濾波器特別適合實現 (即2的冪次方倍)的抽取或內插，而且計算效率高，實時性強。

　　圖5采用半帶抽取方式實現降低信號采樣速率的要求。假設有N級半帶濾波器實現抽取，F_S0是輸入采樣速率，F_SN是第N級半帶濾波器的輸入采樣速率，則F_SN= F_S0/2N，且信號經過每一級半帶濾波器抽取后，帶寬變為原來的一半。半帶濾波和CIC抽取濾波結合降低信號的采樣率，實現大跨度碼元速率信號的處理。