SOPC技術的發展，給仿真器指出了新的發展方向。所謂SOPC技術，就是指用可編程技術將整個系統放在一塊硅片上。在傳統設計中電路級相互獨立的各個系統被集成到一塊FPGA芯片中。

　　SOPC的可重用性是一種先進的設計思想。為了降低用戶的負擔，避免重復勞動，將一些在數字電路中常用但比較復雜的功能模塊，比如SDRAM控制器等，設計成可修改參數的模塊，用戶在設計系統時可以直接調用這些模塊。這些特定的功能模塊被稱為IPcore(知識產權核)。由于IPcore通常是很成熟的，因此降低了開發風險。

　　本文利用SOPC技術的特點，設計一種通用型調試器。根據待調試目標板的CPU型號，將相應的調試IPcore和其他通用IPcore一起編譯生成一個嵌入式調試系統，下載到FPGA上，實現一個通用型調試器。在使用同一個硬件系統的情況下，可以選擇不同的調試IPcore來調試不同的CPU，而不同的IPcore可以方便的互相替換。該方法在設計靈活性、開發成本、開發周期、工作性能等方面都具有優越性。具體的實現采用了Cyclone開發板和Altera開發套件。

　　1 JTAG調試原理

　　目前在線仿真調試器中使用最多的調試方法都是基于JTAG標準。1986年，聯合測試行動組發表了最早的邊界掃描測試規范(Boundary Scan Testing)，經不斷改進，1990年被批準為IEEE Std 1149.1a標準，簡稱JTAG標準。現在大多數復雜的IC芯片都帶有JTAG調試接口。本文所討論的調試方法也基于JTAG標準。下面首先簡單介紹一下JTAG調試原理。

　　JTAG調試原理的基礎是邊界掃描測試。它通過在芯片的每個I/0腳附加一個邊界掃描單元(BoundaryScan Cell，BSC)以及一些附加的測試控制邏輯來實現。每個BSC有兩個數據通道：一個是測試數據通道——測試數據輸入TDI(Test Data Input)、測試數據輸出TD0(Test Data 0utput);另一個是正常數據通道——正常數據輸入NDI(Normal Data Input)、正常數據輸出ND0(Normal Data Output)。在正常工作狀態，輸入和輸出數據可以自由通過每個BSC，正常工作數據從NDI進，從NDO出。在測試狀態，可以選擇數據流動的通道：對于輸入引腳，可以選擇從NDI或從TDI輸入數據;對于輸出引腳，可以選擇從BSC輸出數據至NDO或至TDO。芯片輸入輸出引腳上的邊界掃描寄存器單元可以相互連接起來，在芯片周圍形成一個掃描鏈。利用邊界掃描鏈就可以控制芯片的輸入，觀察芯片的輸出。一般來說，芯片都提供了若干條掃描鏈來完成測試功能。例如ARM7TDMI核提供了3條掃描鏈。

　　JTAG控制器主要由3部分組成：測試端口控制器(Test Access Port，TAP)、指令寄存器和數據寄存器。其中，TAP控制器是JTAG的核心控制器，需要以下5個控制信號：TCK(邊界掃描時鐘)、TMS(JTAG測試模式選擇)、TDI(串行邊界掃描輸入數據)、TDO(串行邊界掃描輸出數據)和TRST(JTAG測試邏輯復位)。正是通過TAP控制器狀態的不斷變化，JTAG控制器得以控制CPU的運行。TAP控制器的狀態機如圖1所示。

　　2 系統設計與實現

　　2.1 硬件設計與實現

　　本文采用A1tera的FPGA器件實現了圖2所示的硬件結構。

　　上圖列出了所需要的各類IPcore，其中大部分在Altera的開發包中可以找到，主要包括：

　　Nios II/f CPU，50 MHz，Altera提供的免費軟核CPU。

　　Avalon總線，用于數據通信。

　　Flash控制器，用于控制和操作Flash芯片。Flash芯片中靜態存放操作系統、1wIP協議棧及其他調試代碼。本系統中使用的Flash芯片為Am29LVl60D，容量為2MB。

　　SDRAM控制器，用于控制和操作SDRAM芯片。SDRAM芯片用于動態執行調試程序。本系統中使用的SDRAM芯片為三星公司的K4S640432，容量為8 MB。

　　Ethernet控制器，用于控制和操作網卡芯片。仿真器使用這個以太網口與PC部分的集成開發環境通信。本系統中使用的網卡芯片為LAN91C111。