益華電腦(Cadence Design Systems)宣布，已與通訊網(wǎng)路與數(shù)位媒體晶片組供應商海思半導體(HiSilicon Technologies)已經(jīng)簽署合作協(xié)議，將于16奈米 FinFET 設計領域大幅擴增采用Cadence 數(shù)位與客制/類比流程，并于10奈米和7奈米制程的設計流程上密切合作。

　　海思半導體也廣泛使用Cadence數(shù)位和客制/類比驗證解決方案，并且已經(jīng)取得Cadence DDR IP與Cadence 3D-IC 解決方案授權，將于矽中介層基底(silicon interposer substrate)上的單一封裝中部署眾多不同的晶粒。在此合作之前，海思半導體于業(yè)界第一個量產(chǎn)的16奈米FinFET系統(tǒng)晶片(SoC)的設計，即采用Cadence的工具與IP。這個SoC具備32核心處理器與64位元架構，是以高達2.6 GHz速度執(zhí)行的網(wǎng)路處理晶片，在設計過程中使用Cadence數(shù)位、客制、3D-IC、驗證和模擬工具與DDR4 IP。

　　在數(shù)位流程方面，這份協(xié)議包含Cadence Encounter 數(shù)位設計實現(xiàn)系統(tǒng)、Tempus 時序Signoff解決方案、Voltus IC電源完整性解決方案以及Quantus QRC萃取解決方案。在客制/類比設計方面，海思半導體設計人員運用Cadence Virtuoso 客制設計平臺、Spectre 模擬平臺、實體驗證系統(tǒng)、Litho Physical Analyzer與CMP Predictor。這份協(xié)議也包含增加先進制程驗證所需的IncisiveR Enterprise Simulator授權。

　　在3D-IC設計方面，海思半導體運用Cadence 3D-IC解決方案，包括Encounter數(shù)位設計實現(xiàn)系統(tǒng)與運用于IC/封裝協(xié)同設計的Allegro 工具，還有運用于功耗、散熱與訊號完整性驗證的Voltus與Sigrity 解決方案。

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